【課題】キャッシュ・メモリに命令をキャッシュする場合における保持内容の冗長さを減少させ、効率の良いキャッシュ・システムを実現する。
【解決手段】命令フェッチ・ユニット１０と、命令キャッシュ２０と、命令とこの命令が格納されたメイン・メモリ上における１または複数のアドレスとを関連付けて保持するマクロ・キャッシュ部３０と、命令キャッシュ２０におけるキャッシュ・ヒットの頻度が高い命令をマクロ・キャッシュ部３０に保持させるマクロ登録判断部４０と、を備える。マクロ・キャッシュ部３０は、マクロ登録判断部４０により保持するように指示された命令と同一の命令を既に保持している場合は、その命令を指定するアドレスを、既に保持しているその命令と関連付けて保持し、マクロ登録判断部４０により保持するように指示された命令と同一の命令を保持していない場合は、その命令とその命令を指定するアドレスとを関連付けて保持する。 （もっと読む）

【課題】下位レベルキャッシュから置換されたキャッシュラインの上位レベルキャッシュへの割り当てを低減する方法を提供する。
【解決手段】置換ラインがすでに上位レベルに割り当てられと決定されたとき、置換されたキャッシュラインの割り当ては、次のレベルキャッシュにおいて防がれ、これにより、キャストアウトが低減する。そのような目的に、ラインは、下位レベルキャッシュ２０４において置換されるように選択される。上位レベルキャッシュ２０８において選択されたラインが存在するか示す選択されたラインに関連する情報が識別される。上位レベルキャッシュにおける選択されたラインの割り当ては、識別された情報に基づいて防がれる。選択されたラインの割り当てを防ぐことは、割り当てに関連するであろう電力を蓄える。 （もっと読む）

【課題】ライトキャッシュメモリを有するハードディスク装置を用いる場合に、動作途中でエンジンが始動されても動作が長時間中断されることがなく、装置規模の拡大を最小限に抑えることができる車載装置を提供すること。
【解決手段】車載装置１００は、ライトキャッシュメモリ３４の使用／不使用を指定可能なハードディスク装置３０と、製品マイコン部１０と、ハードディスク装置３０に動作電力を供給する電源回路６０と、昇圧回路６４が接続されており製品マイコン部１０に動作電力を供給する電源回路６２と、エンジン始動前にライトキャッシュメモリ３４の不使用をハードディスク装置３０に対して指示し、エンジン始動後にライトキャッシュメモリ３４の使用をハードディスク装置３０に対して指示するＣＭ制御部としてのＣＰＵ１２とを備えている。 （もっと読む）

【課題】 メモリを低消費電力化しながらも、高速なアクセスを可能とする情報処理装置を提供すること。
【解決手段】 本発明の実施形態による情報処理装置は、ＣＰＵと、不揮発性メモリを含む複数のメモリブロックと、前記複数のメモリブロックに接続された内部電圧発生回路と、前記内部電圧発生回路および前記複数のメモリブロックの各々に対応して設けられ、電源との接続をＯＮ／ＯＦＦするスイッチと、前記スイッチのＯＮ／ＯＦＦを制御するデータセットを格納する電源制御データレジスタと、前記電源制御データレジスタにデータセットを設定する電源制御データ管理回路と、前記電源制御データ管理回路は、前記ＣＰＵへ入力されるクロック信号がＯＦＦとなると、前記内部電圧発生回路に接続されたスイッチをＯＮにし、前記複数のメモリブロックに接続されたスイッチをＯＦＦにするデータセットを生成して前記電源制御データレジスタに設定する。 （もっと読む）

【課題】低消費電力動作が可能で、且つキャッシュヒット率が向上したキャッシュメモリと、その駆動方法を提供する。
【解決手段】キャッシュメモリが有するメモリセット内の１つのメモリセルに２つのデータ格納部（第１格納部、第２格納部）と、１つのデータ転送部を設ける構成とし、２つのデータ格納部間でデータ転送部を介してそれぞれのデータを移行できる構成とする。さらに、２つのデータ格納部のうち、いずれか１つのデータ格納部は、外部から入力されるデータを格納可能で、且つメモリセットに対に設けられる比較回路にデータを出力可能な構成とすればよい。 （もっと読む）

【課題】キャッシュ処理に要するデータ管理の簡素化と、キャッシュメモリの利用効率の向上とを同時に実現する。
【解決手段】ＣＰＵ２は、フォントＲＯＭ５に格納されたアウトラインフォントデータに基づく文字の表示に際し、フォントデータから生成した文字を表すパターンデータをキャッシュパターン格納エリア７ｂに一時記憶して再使用するキャッシュ処理を行う。また、ＣＰＵ２は、キャッシュ処理に先立ち、キャッシュパターン格納エリア７ｂにおける一文字分の格納エリア７０１の領域サイズを、表示対象の文字における基準となる文字サイズ、及び言語の種類等の属性情報に応じて制御する。 （もっと読む）

【課題】 データ供給装置において、受信の際に必要となる記憶領域（受信領域）が大きい。またノンブロッキング動作のときに受信領域からデータを保持する記憶領域への転送が必要となる。データを保持する記憶領域（データ領域）と受信領域とを一体化し、受信領域からデータ領域への転送をなくし、装置全体の回路規模を抑制するための技術を提供する。
【解決手段】 フェッチ手段に備えられたデータを保持する記憶領域の一部に受信領域を割り当て、プリフェッチ手段の出力する情報に従い、受信領域の割り当てを更新してデータを取得しフェッチ手段からデータを供給する。 （もっと読む）

【課題】主記憶装置の使用量を削減する。
【解決手段】メモリマネージャのメモリ管理部は、ステップＳ４１において、ROM上のページと値が合致するRAM上のページを検出した場合、ステップＳ４３において、値が合致するROM上のページを参照するように変換テーブルを更新し、ステップＳ４４において、検出したRAM上のページを破棄する。本技術は、例えば、組み込み機器に適用できる。 （もっと読む）

【課題】キャッシュメモリの面積の増大を抑制しつつ、高速化する。
【解決手段】キャッシュメモリ２はタグメモリ１０３と、第１のダーティビットメモリ１０６と、有効ビットメモリ１０７と、データメモリ１０５と、を含む複数のキャッシュラインを有する複数のウエイを備える。また、キャッシュメモリ２は、前記キャッシュラインを特定するためのラインインデックスメモリ１０１を備える。また、キャッシュメモリ２は、前記ウエイを特定する第１のビットデータおよび前記ラインインデックスを特定する第２のビットデータを記憶するローメモリ２０２と、前記データメモリへのバイト単位のライトに対応したビット単位の第２のダーティビットを記憶する第２のダーティビットメモリ２０３と、登録された順番を規定するＦＩＦＯ情報を記憶するＦＩＦＯメモリ２０４と、を含む複数のラインを有するＤＢＬＢシステム２０１と、を備える。 （もっと読む）

【課題】２次ストレージへの書き込み頻度を下げて消費電力を下げる。
【解決手段】実施形態の情報処理装置は、補助記憶部と、主記憶部と、蓄電部と、第１書込部と、第２書込部と、を備える。主記憶部は、補助記憶部に記憶するデータを一時記憶するキャッシュ領域を含む不揮発性の記憶部である。第１書込部は、データをキャッシュ領域に書き込む。第２書込部は、蓄電部の電力量が予め定められた第１閾値より大きい場合に、キャッシュ領域に書き込まれたデータを補助記憶部に書き込む。 （もっと読む）

【課題】 動作が速い低消費電力なキャッシュシステムを提供する。
【解決手段】 本発明の実施形態によるキャッシュシステムは、揮発性キャッシュメモリーと、不揮発性キャッシュメモリーと、前記揮発性キャッシュメモリーに記憶される各データに対応付けて、その揮発性キャッシュメモリーに記憶されるデータよりも未使用時間の長い（もしくは短い）データが前記不揮発性キャッシュメモリーに記憶されている数に応じたデータを記憶する順序保存部と、前記揮発性キャッシュメモリーに記憶された第１のデータを他のアドレスを有する第２のデータで上書きするときに、前記第１のデータと対応付けて前記順序保存部に記憶されたデータに基づいて、前記第１のデータの未使用時間が前記不揮発性キャッシュメモリーに記憶されているいずれかのデータの未使用時間よりも短いと判断できる場合、前記第１のデータを前記不揮発性キャッシュメモリーに記憶させる制御部を有する。 （もっと読む）

【課題】 消費電力を削減するとともに、動作速度が速いキャッシュシステムおよび処理装置を提供すること。
【解決手段】 本発明の実施形態によるキャッシュシステムは、揮発性キャッシュメモリーと、前記揮発性キャッシュメモリーと同容量の不揮発性キャッシュメモリーと、前記揮発性キャッシュメモリーと前記不揮発性キャッシュメモリーとに対して同じラインを指定するアドレスデコーダと、前記揮発性キャッシュメモリーから入力されるデータを記憶し、記憶したデータを前記揮発性キャッシュメモリーへ出力する退避領域とを有することを特徴とする。 （もっと読む）

【課題】限定された誤りを可能にしながら、十分なデータコヒーレンシを維持するためのマルチコアシステム又はマイクロプロセッサにおけるソフトウェアキャッシュ方法を提供する。
【解決手段】キャッシュ値の遅延更新によって引き起こされるエラーに耐性のある最適化されたアプリケーション命令を実行する複数のプロセッサ要素を有するシステムと、メインメモリの一部を更新する最適化更新モジュールと、メインメモリの一部を抽出する最適化ロードモジュールとを有し、メインメモリの一部の変化を示す更新フラグは、メインメモリの一部の抽出前に閾値５０４に基づき定期的な間隔でチェックされ、変更を示し、閾値５０４に到達するまで、利用可能な場合はキャッシュメモリから抽出され、メインメモリの一部は、予め最適化されたアプリケーション命令のＩＰＡ（ＩｎｔｅｒＰｒｏｃｅｄｕａｌ Ａｎａｌｙｓｉｓ）の結果に基づき選択される。 （もっと読む）

【課題】 本発明の課題は、半導体集積回路における低電力なメモリの設計を支援することを目的とする。
【解決手段】 上記課題は、記憶領域に格納される半導体集積回路を評価するための評価用プログラムを用いた第一のシミュレーションによって得られる、メモリへのアクセスに応じて該メモリ内での対象データに対するアクセスに係る回数情報を用いて、論理的なアクセス回数を計算する計算手段と、前記評価用プログラムを用いて、前記記憶領域に格納される前記半導体集積回路の設計データに従った第二のシミュレーションによって、前記メモリへの実際のアクセス回数を取得する取得手段と、前記実際のアクセス回数が前記論理的なアクセス回数より大きい場合、前記メモリに無駄な電力が有ると判定する無駄電力判定手段とを有する半導体集積回路の低電力設計支援装置により達成される。 （もっと読む）

【課題】リネーミングレジスタファイルの電力を節約する。
【解決手段】マッピングユニットは、インストラクションレジスタナンバー（ＩＲＮ）を論理レジスタナンバー（ＬＲＮ）に変換する。リネーミングレジスタファイルは、ＬＲＮを物理レジスタナンバー（ＰＲＮ）にマップする。ＩＲＮの直接の使用によりアドレス可能なものよりより多い数の物理レジスタがある。リネーミングレジスタファイルはコンテンツアドレッサブルメモリ（ＣＡＭ）を使用してマッピング機能を提供する。リネーミングレジスタファイルＣＡＭはさらに現在のプロセッサー状態情報を用いてタグコンパレーターを選択的にイネーブルにしレジスタをアクセスする際の電力を最小にする。タグコンパレーターがイネーブルにならないとき、それは低電力状態になる。低電力特徴を有したリネーミングレジスタファイルを用いてプロセッサーも記載される。 （もっと読む）

【課題】装置のクロック信号を停止させることなく消費電力を低減する。
【解決手段】メモリ１２の特定の記憶領域へのアクセスの有無をクロック制御部１９へ通知する通知部（アドレスデコーダ）２１を具備し、クロック制御部１９は、メモリ１２の特定の記憶領域へのアクセスがないとき、第１のクロック周波数が第２のクロック周波数より高くなるように第１、第２のクロック周波数間の比率を制御し、通知部２１からメモリ１２の特定の記憶領域へのアクセスがあった旨の通知を受けたとき、第２のクロック周波数をアクセスがない時よりも上昇させる。 （もっと読む）

【課題】メインメモリから同じデータを２度読み出さない形で画像処理を実行可能な、大容量のキャッシュメモリを内蔵させることなく低消費電力で実現できるプロセッサシステムを、提供する。
【解決手段】プロセッサシステム１０は、或るブロックのデータの掃き出し時にそのデータの書戻要求を発行するキャッシュメモリ１２と、キャッシュメモリ１２からの書戻要求に基づき、再度キャッシュメモリ１２内に読み込ませることが必要なデータをローカルメモリ１４上に用意し、キャッシュメモリ１２からのリード要求にローカルメモリ１４上のデータを利用して応答するインターコネクト１３とを備える。 （もっと読む）

【課題】
実施形態は、複数のバッファ部それぞれに保持されたデータを交換可能なメモリシステムを提供する。
【解決手段】
本実施形態のメモリシステムは、データを保持可能なページバッファを含むＮＡＮＤ型フラッシュメモリと、前記ＮＡＮＤ型フラッシュメモリとデータバスを介して電気的に接続された複数の記憶部と、前記ＮＡＮＤ型フラッシュメモリ、前記複数の記憶部を制御する制御部とを備え、前記データバスの幅は、前記データの容量よりも小さく、前記制御部は、前記ＮＡＮＤ型フラッシュメモリに書き込み又は読み出しを行うとき、前記ページバッファに保持するデータと前記複数の記憶部のうち１の記憶部に保持するータとを交換することを特徴とする。 （もっと読む）

【課題】デジタルシステムにおけるパワー管理、パワー消費を少なくさせる。
【解決手段】一実施例において、制御回路は、回路ブロックのオペレーションを再初期化するために、パワーダウンされた後にパワーアップされる回路ブロックにオペレーションを送信するよう構成される。オペレーションはメモリ（例えば、レジスタの組）に記憶され、制御回路はメモリに結合する。一実施例において、制御回路は、回路ブロックがパワーダウンされる前にメモリから回路ブロックに他のオペレーションを送信するよう構成される。したがって、システム内のプロセッサがパワーダウンされるとき（したがって、ソフトウェアはその時に実行されない）の間であっても、パワーアップ/ダウンイベントのためにプロセッサを起動させることなく、回路ブロックをパワーアップ又はパワーダウンされる。一実施例において、回路ブロックは１以上のプロセッサに結合されるキャッシュである。 （もっと読む）

【課題】情報処理システムの消費電力を低減することで発熱量を抑え、情報処理システムの誤動作や故障を防止する。
【解決手段】異なる範囲のアドレスに割り当てられる複数の副情報処理プログラムから構成される情報処理プログラムを実行する情報処理システムにおいて、ＣＰＵ５０１は各副情報処理プログラムにおけるキャッシュメモリ１４１の使用効率の算出、使用必要性（電源投入必要性）の判定をし、各副情報処理プログラムに対応したキャッシュメモリ１４１の電源投入／電源切断の電源制御情報を記憶する。ＣＰＵ５０１は記憶した電源制御情報を基にキャッシュメモリ１４１の使用不要な副情報処理プログラム実行時において完全にキャッシュメモリ１４１の電源切断し、消費電力を低減する。 （もっと読む）