【課題】キャッシュエントリの割り当てを制限するキャッシュロックの方法を提供する。
【解決手段】ブロック・ノーマル・キャッシュ割り当て（BNCA）が定義される。BNCAモードにおいて、キャッシュエントリは予め決められた命令によってのみ割り当てられる。ノーマルメモリアクセス命令（例えば、割込コードの部分として）が実行し、キャッシュミスの場合はメインメモリからデータを検索するが、キャッシュエントリの割り当てを許されない。予め決められた命令（例えば、ロックされるキャッシュエントリの確立のために使用される命令）だけがキャッシュエントリを割り当てることができる。ロックされるエントリが確立されると、プロセッサはBNCAモードを抜け、いかなるメモリアクセス命令もキャッシュエントリを割り当てることができる。BNCAモードは、構成レジスタ中の１ビットをセットすることによって指示できる。 （もっと読む）

【課題】少ないメモリ容量で高速な処理を行う画像処理装置を得る。
【解決手段】処理対象画像のサイズおよび各画素のデータサイズなどの画像情報を設定する画像情報設定部２２と、プラットホーム３に搭載されたキャッシュ３２の構成およびサイズなどのキャッシュ情報を設定するキャッシュ情報設定部２１と、画像情報設定部２２が設定した画像情報から、処理対象画像の行方向のデータサイズおよび列方向のデータサイズを特定し、当該行方向および列方向のデータサイズを有する画像領域３１ａを生成すると共に、画像情報設定部２２が設定した画像情報およびキャッシュ情報設定部２１が設定したキャッシュ情報から、所定のサイズを行方向のデータサイズとし、処理対象画像の行方向のデータサイズを列方向のデータサイズとした作業領域３１ｂを生成し、生成した画像領域３１ａおよび作業領域３１ｂを画像処理プログラムに割り付けるメモリ割付部２３とを備える。 （もっと読む）

【課題】キャッシュ技術を用いて画像変形処理を行う際に、処理速度を向上させる。
【解決手段】入力画像を入力する。入力画像をブロック単位で格納する。領域を出力画像内に設定し、設定した領域内のそれぞれの画素について、画素に対応する入力画像内の画素を含むブロックを特定した場合に、特定されたブロックのデータ量の合計がキャッシュメモリの容量以下となるように、部分領域の大きさを決定する。出力画像の画像領域を複数の部分領域に分割する。複数の部分領域のそれぞれについて順に部分画像を生成する。部分画像で構成される出力画像を出力する。 （もっと読む）

【課題】キャッシュメモリに記憶されたピクセルデータの利用率向上を可能とするキャッシュメモリ装置を提供する。
【解決手段】本発明は、表示する画像データの幅がWピクセルであり、2次元方形領域の幅がaピクセル及び縦がbピクセルの場合、横方向のエントリ数がW/aである数pであり、縦方向のエントリ数が[a×2^{（１／２）}/b]の整数値に2を加えた数qであるエントリマトリクスのキャッシュメモリと、表示画面の座標系の表示アドレスを、表示メモリの画像データの座標系へ角度θで座標変換が行われた、2次元方形領域のメモリアドレスから、エントリアドレスを生成するエントリアドレス生成部と、表示メモリからメモリアドレスを用いた角度θのラスタースキャンで分割画像データを読み出し、キャッシュメモリに書き込む書込制御部と、表示される画像データの全走査線に対応するピクセルデータを順次読み出す読出制御部とを有する。 （もっと読む）

【課題】ハーバードアーキテクチャを採用している処理プロセッサにおいて、命令フェッチを行わなければ命令キャッシュに命令を格納しておくことができなかった。
【解決手段】本発明にかかるプロセッサは、命令を一時記憶する第１の記憶手段と、命令及びデータを一時記憶する第２の記憶手段と、前記第２の記憶手段に一時記憶されている命令を前記第１の記憶手段に転送する転送手段と、第３の記憶手段に格納されている命令を前記第２の記憶手段に読み込む第１の制御と前記転送手段に対して前記第２の記録手段へ読み込まれた命令を前記第１の記憶手段に対して転送させる第２の制御とを行う制御手段と、を具備する。本発明の構成によれば、命令フェッチを行うことなく、命令を一旦データキャッシュに読み込んだ後に転送することで命令キャッシュに格納することができる。 （もっと読む）

【課題】メインメモリから同じデータを２度読み出さない形で画像処理を実行可能な、大容量のキャッシュメモリを内蔵させることなく低消費電力で実現できるプロセッサシステムを、提供する。
【解決手段】プロセッサシステム１０は、或るブロックのデータの掃き出し時にそのデータの書戻要求を発行するキャッシュメモリ１２と、キャッシュメモリ１２からの書戻要求に基づき、再度キャッシュメモリ１２内に読み込ませることが必要なデータをローカルメモリ１４上に用意し、キャッシュメモリ１２からのリード要求にローカルメモリ１４上のデータを利用して応答するインターコネクト１３とを備える。 （もっと読む）

【課題】異常画像を発生させることなく、プリフェッチの読み出し時間を短縮することができる半導体集積回路及び情報記憶方法を提供すること。
【解決手段】メモリアービタ１５にメモリアクセス要求を発行する周辺回路１４の有無を監視するアービタアクセス監視手段３５と、周辺回路１４がメモリアービタ１５にメモリアクセス要求を発行してない場合に、メモリアービタにメモリアクセス要求を発行し、命令又はデータをバーストリードするバーストリード手段３７と、メモリ２３からバーストリードされた命令又はデータをメモリアービタよりもＣＰＵ側で記憶するバッファ手段３３，３４と、命令のアドレスをデコードするアドレスデコード手段３１と、命令又はデータが前記バッファ手段に記憶されているか否かを判定するアドレス判別手段３２と、命令又はデータが前記バッファ手段に記憶されている場合は、バッファ手段に記憶されている命令又はデータをＣＰＵに供給する、ことを特徴とする。 （もっと読む）

【課題】効率的にデータ転送を高速で行なうことのできるメモリシステムを実現する。
【解決手段】互いに属性の異なる情報を格納する第１および第２のメモリ（６０１，６０２）と、これらの第１および第２のメモリの記憶情報をそれぞれキャッシュする第３および第４のメモリ（６１１，６１２）と、これらの第１および第２のメモリと第３および第４のメモリの間のデータ転送を制御するコントローラを備える。第３および第４のメモリは、しきい値電圧以外の特性を利用して情報を不揮発的に格納する。 （もっと読む）

【課題】同期された命令ストリングのプレデコードを保証する。
【解決手段】命令ストリングは、可変長の命令セットおよび組込データ３２０からの命令３１０を含む。命令セットにおける最短長さの命令に等しくなるようにグラニュールを定義し、命令セットにおいて最長長さの命令を構成するグラニュールの数をＭＡＸに定義する。更に、組込データセグメントの終了を判定し、プログラムが命令ストリングにコンパイル又はアセンブルされる場合、長さＭＡＸ−１のパディング３３０を、組込データの終わりに、命令ストリング内に挿入する。パディングされた命令ストリングをプレデコードすると、たとえ組込データが可変長の命令セット内に存在する命令と類似するように偶然に符号化されても、プレデコーダは、パディングされた命令ストリング内の命令との同期を保つ。 （もっと読む）

【課題】メモリに格納されたストリームデータに対するアクセス効率を向上することができる情報処理装置及びデータアクセス方法を提供すること。
【解決手段】本発明にかかる情報処理装置は、ストリーム識別情報によって識別されるストリームデータを複数格納するメモリ２と、複数のストリームデータのストリーム識別情報に応じて、当該複数のストリームデータに割り当てられ、当該割り当てられたストリームデータをメモリ２から先読みする複数のチャネルユニット２１、２２、２３、２４であって、異なるストリーム識別情報によって示されるストリームデータに対して異なるチャネルユニットが割り当てられる複数のチャネルユニット２１、２２、２３、２４と、チャネルユニットが先読みしたストリームデータにアクセスするプロセッサ１と、を備える。 （もっと読む）

【課題】データパケット処理の最適化を提供する。
【解決手段】ネットワークを介して送信されるデータパケットを受信する段階と、データパケットについて分類情報を生成する段階と、分類情報に基づきデータパケットについてメモリ格納モードを選択する段階と、選択されたメモリ格納モードを利用してデータパケットを処理する段階とを備え、パッケット処理モジュールは、プリフェッチ・モジュール、キャッシュ蓄積モジュール、及びスヌープ・モジュールにより構成される。 （もっと読む）

【課題】
ポインタを備えたデータ構造体を用いて記憶部内のデータを高速にアクセスする。
【解決手段】
複数の構造体を記憶する構造体領域と、データを記憶するデータ領域を持つ記憶部を有するコンピュータシステムにおいて、各構造体は、データ領域に記憶されたデータを指定するポインタと、ポインタを用いて一度アクセスされたデータ領域にあるデータを一時的に保持するデータキャッシュ領域と、データキャッシュ領域に保持されたデータが有効であることを示すフラグと、カウンタレジスタの値が更新される度にカウンタレジスタの値を保持するカウンタ値を有して構成される。記憶部内のデータをアクセスする時に、データアクセス時にカウンタレジスタの内容と構造体のカウンタ値を照合し、その照合結果に応じて、構造体内のデータキャッシュ領域又はポインタによって指定されるデータ領域内のデータにアクセスする。 （もっと読む）

【課題】原始プログラムを解析し、キャッシュメモリをソフトウェアから動的に制御する目的プログラムを生成する。
【解決手段】コンパイラは、原始プログラムをコンパイルして目的プログラムを生成する。コンパイラは、メモリアクセス解析処理手段と、目的プログラム生成処理手段とを具備する。メモリアクセス解析処理手段は、原始プログラムの解析結果から、原始プログラムの変数及び配列のメモリアクセス状況を調査する。目的プログラム生成処理手段は、メモリアクセス状況の調査結果から、キャッシュメモリのソフトウェア制御機能を用いて動的にキャッシュメモリを制御し利用する目的プログラムを作成する。 （もっと読む）

【課題】より効率的なキャッシュの使用をサポートする２次元アレイとして構成されるデータを処理する装置を提供する。
【解決手段】メインメモリに格納される画素値を利用して、位置の多次元領域の移動の時点を規定する処理のため、画素値がキャッシュされる。画素値に対してキャッシュミスが発生すると、キャッシュ位置におけるデータのキャッシュ置換が実行され、領域外の画像における位置に対する画素データを格納する位置が、領域内部の画像における画素データ位置を格納する置換キャッシュ位置から選択的に免除する置換のために選択される。実施例では、領域内部及び外部のデータ値をキャッシュするため異なるタイプのキャッシュ構成が利用され、キャッシュ位置に関してはキャッシュ位置より高いレベルの出力並列化をサポートし、内部の位置のキャッシュでは画像からの各ラインに対するデータはバンク上で循環的に繰り返すようにして分散される。 （もっと読む）

【課題】共有キャッシュメモリを有するマルチプロセッサにおいてプロセッサ間のデータの受け渡しを効率良く行う。
【解決手段】キャッシュメモリのタグ記憶部２２０の各エントリにおいて、タグアドレス２２１、バリッド２２２、ダーティ２２３に加えて、参照回数２２４を記憶する。参照回数２２４はデータライト時に設定され、リードアクセスの度にデクリメントされる。参照回数２２４が「１」から「０」になると、そのエントリはライトバックされることなく無効化される。このキャッシュメモリをマルチプロセッサシステムにおけるプロセッサ間通信に利用すると、共有ＦＩＦＯとして機能し、使用済データは自動的に削除される。 （もっと読む）

【課題】 画像データの読み出し要求を重複して発生することなく、外部メモリから動画デコーダへ画像データを効率的に供給する。
【解決手段】 データ要求処理部１２１は、データ要求が要求する画像データを得るのに必要な取得対象画像データのフレーム内アドレスと有効を示す有効性フラグを格納しているテーブルアリアがキャッシュテーブル１２２にない場合に、テーブルエリアの１つを更新対象テーブルエリアＴＡ（ｋ）として選択し、当該取得対象画像データのフレーム内アドレスＸＢ（ｋ）、ＹＢ（ｋ）と無効を示す有効性フラグＶＡＬＩＤ（ｋ）を更新対象テーブルエリアＴＡ（ｋ）に格納するとともに、当該取得対象画像データの外部メモリモジュール１０２からキャッシュメモリへ１１の転送を指令する読み出し要求を出力する。取得対象画像データが読み出されてキャッシュエリアＣＡ（ｋ）に格納された場合、有効性フラグＶＡＬＩＤ（ｋ）は有効とされる。 （もっと読む）

【課題】ＣＰＵからメモリへのアクセス時間を短縮する。
【解決手段】内部メモリ２０６は外部メモリ２０３に格納されているデータの複製を所定サイズのデータブロック単位で格納している。読み出し対象データの複製が内部メモリ２０６に格納されていない場合に、メモリアクセス制御プログラム２１０は、読み出し対象データを外部メモリ２０３から読み出し、読み出した読み出し対象データをＣＰＵ２０１の読み出し要求元に供給し、その後、メモリアクセス制御プログラム２１０は、読み出し対象データを含むデータブロックを外部メモリ２０６から読み出し、ＤＭＡコントローラ７０３を用いて、読み出したデータブロックを内部メモリ２０６に格納する。 （もっと読む）

【課題】キャッシュミスを起こす命令や関数、変数等を容易に把握できる技術を提供することを課題とする。
【解決手段】コンピュータプログラムを実行しているときの、演算処理部５と記憶部３との間のキャッシュ４の状態を記録する記録装置１であって、記憶部３内に格納された情報のうちコンピュータプログラムの実行に関わる特定の情報の記憶部３上のアドレスを示すアドレステーブル１０と、演算処理部５が記憶部３と協働してコンピュータプログラムを実行中にキャッシュミスが発生し且つ、キャッシュミスした情報の記憶部３上のアドレスが、アドレステーブル１０が示す特定の情報のアドレスであれば、該特定の情報についてキャッシュミスがあった旨を記録するキャッシュミス記録部８と、を備える、 （もっと読む）

【課題】 移動するデータ要素をパイプラインの各ステージで確実かつ高速に相互作用させるための技術を提供する。
【解決手段】 データ処理装置は、複数のノードをそれぞれ有する第１、第２パイプラインと、第１、第２パイプラインのノードのデータを用いてデータ処理を行う処理手段とを備える。ここで、第２パイプラインにおけるデータの移動方向は第１パイプラインと逆方向であり、処理手段は、第２パイプラインのデータが移動していない場合は、第１パイプラインのノードのデータと、当該ノードに対応する第２パイプラインのノードのデータとを用いたデータ処理結果を出力し、第２パイプラインのデータが移動している場合は、第１パイプラインのノードのデータと、当該ノードに対応する第２パイプラインのノードの上手のノードのデータとを用いたデータ処理結果を出力する。 （もっと読む）

メモリアクセスの順序を強制するための効率的な技法が、説明される。メモリアクセス要求は、メモリバリアコマンドを生成するように構成されていないデバイスから受信される。サロゲートバリアは、メモリアクセス要求に応じて生成される。メモリアクセス要求は、読取り要求とすることができる。メモリ書込み要求の場合には、サロゲートバリアは、書込み要求が処理される前に生成される。サロゲートバリアはまた、読取り要求と同じアドレスに対する先行する書込み要求を条件としてメモリ読取り要求に応じて生成されることも可能である。コヒーレンシは、あたかもメモリバリアコマンドがメモリバリアコマンドを生成しないデバイスから受信されたかのように、階層的メモリシステムの内部で強制される。
（もっと読む）