【課題】修正、排他的、共有、無効、及びフォワード（MESIF）の5つの状態を有するキャッシュ・コヒーレント・プロトコルを提供する。
【解決手段】MESIFキャッシュ・コヒーレント・プロトコルは、更なる複製を行い得る、データの単一複製を指定するフォワード（F）状態を含む。F状態におけるキャッシュ・ラインは、キャッシュ・ラインの複製の要求に応答するのに用いられる。一実施例では、新たに作成される複製がF状態に置かれ、先行してF状態にあったキャッシュ・ラインは共有（S）状態又は無効（I）状態に置かれる。よって、キャッシュ・ラインが共有されている場合、1つの共有複製はF状態にあり、キャッシュ・ラインの残りの複製はS状態にある。 （もっと読む）

【課題】複数のノード間での通信方法を開示する。
【解決手段】各ノードは、複数のプロセッサおよび相互接続チップセットを含み、第１のノード内のプロセッサからデータ要求を発行し、拡張ポート（またはスケーラビリティポート）を通してこのデータ要求を他のノードに渡す。また、データ要求に応答してメモリのアクセスを開始し、各ノード内の各プロセッサのプロセッサキャッシュをスヌープする。従って、該要求を発行するプロセッサを持つノード内の（あるいは別のノードの）プロセッサキャッシュまたはメモリ内のデータの格納場所を識別する。さらに、ルータシステムにて２つの直接結合されたノード間でデータを要求する方法と、相互接続システム内の３またはそれ以上のノード間でのデータ要求方法と、相互接続システム内のクロスケースの解消方法と、ノードを直接またはプロトコルエンジンを通して結合するための相互接続システムも開示する。 （もっと読む）

【課題】キャッシュの一貫性をソフトウェアで維持することができるクラスタ型のマルチコアプロセッサシステムを得ること。
【解決手段】メモリ領域は、１次キャッシュおよび２次キャッシュをともに使用する第１のアクセスによる読み書きが許可され、１つのタスクに独占的な使用権が与えられている第１の状態と、２次キャッシュのみ使用する第２のアクセスによる読み書きが許可され、１つのプロセスに独占的な使用権が与えられている第２の状態と、キャッシュを使用しない第３のアクセスによる読み書きが許可され、全てのプロセスに使用権が与えられている第３の状態とを容認する。カーネル部は、第１の状態から第２の状態に遷移させるとき、１次キャッシュを２次キャッシュにライトバックし、第２の状態から第３の状態に遷移させるとき、２次キャッシュをメモリ領域にライトバックする。 （もっと読む）

【課題】マイクロプロセッサ内及び／又はコンピュータ・システム内のキャッシュ・アクセス競合の防止。
【解決手段】処理４０１では、コア・キャッシュ線への読み取り要求が検出され、対応するコア・キャッシュへの読み取り要求から「ミス」が生じた場合に、それに応じて、対応するLLC線がアクセスされる。処理４０５では、LLC線のコヒーレンシ状態情報が保存される。コヒーレンシ状態情報が保存された後、要求がクロス・スヌープをもたらすことになり、CBSOロジックによって取り消し信号が何ら検出されなかった場合に、LLC線が無効にされていると後のトランザクションがみなすことになるようにLLC内の対応する線が処理４１０でアトミックに無効にされる。処理４１５で、適切なコア又はプロセッサへのLLCによるクロス・スヌープによって、要求されたデータがコア又はプロセッサから、要求エージェントに戻される。 （もっと読む）

【課題】アウト・オブ・オーダプロセッサで投機的にロック命令を実行する方法及び装置の提供。
【解決手段】１実施の形態では、所与のロック命令が実際に競合するかについて予測が行われる。競合しない場合、ロック命令は投機的に実行された通常のロードマイクロ動作を有するとして扱われる。モニタロジックは、ロック命令が実際に競合することの示唆を探す。かかる示唆が発見されない場合、投機的なロードマイクロ動作及びロック命令に対応する他のマイクロ動作がリタイアとなる。しかし、かかる示唆が実際に発見された場合、ロック命令が再始動され、予測メカニズムがアップデートされる。 （もっと読む）

【課題】キャッシュメモリを有効に活用できるマルチプロセッサシステムおよびマルチプロセッサシステムの制御方法を提供することである。
【解決手段】本発明にかかるマルチプロセッサシステムは、複数のＣＰＵ１１〜１４と、複数のＣＰＵ１１〜１４に対応して設けられた複数のキャッシュメモリ２１〜２４と、複数のキャッシュメモリ間のキャッシュコヒーレンシを保つスヌープ制御部３０と、キャッシュメモリ間のキャッシュコヒーレンシを取らない空間５２が割り当てられた共有メモリ５０と、を備える。ＣＰＵにおいて処理される命令のうち所定のＣＰＵと関連づけられた命令は、当該所定のＣＰＵと関連づけられたキャッシュコヒーレンシを取らない空間５２において実行される。 （もっと読む）

キャッシュに記憶されたデータブロックを送るためのシステムに関する技術が一般に記載されている。本明細書中に記載される幾つかの実施例では、システムが第１のタイルの第１のプロセッサを備えてもよい。第１のプロセッサは、データブロックの要求を発生させるのに有効であり、前記要求がデータブロックのための宛先タイルを識別する宛先識別子を含み、宛先タイルが第１のタイルと異なる。幾つかの実施例のシステムは、要求を受けるのに有効な第２のタイルを更に備えてもよく、第２のタイルは、データブロックを含むデータタイルを決定するのに有効であるとともに、要求をデータタイルへ送るのに有効である。幾つかの実施例のシステムは、第２のタイルから要求を受けるのに有効なデータタイルを更に備えてもよく、データタイルはデータブロックを宛先タイルへ送るのに有効である。
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簡単にいうと、ドメインベースのキャッシュ・コヒーレンス・プロトコルを用いてキャッシュ内のデータブロックにアクセスするための技術が概説される。第１のタイル、第１のドメインの第１のプロセッサはデータブロックにアクセスするよう求める要求を評価するように構成することができる。第１のドメインの第２のタイルのキャッシュは、データブロックが第２のタイルにキャッシュされているときに、第１のタイルにデータブロックを送るように構成することができる。第１のプロセッサは、キャッシュされた位置が第１のプロセッサのドメインの外部にあるときに、別のドメインの第３のタイルに要求を送るように構成することができる。第３のプロセッサは、データブロックのキャッシュされた位置と関連付けられたデータドメインを判定し、そこに要求を送るように構成することができる。第４のタイルは、要求を受け取り、第１のタイルにデータブロックを送るように構成することができる。
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【課題】ローカル物理メモリとリモート物理メモリとの間で共有されるバーチャルメモリのためのハードウェアサポートを提供すること。
【解決手段】本発明の一態様は、バーチャルアドレスを含むメモリアクセスリクエストを受信するステップと、前記バーチャルアドレスに対応する物理アドレス（ＰＡ）がプロセッサに付属されるローカルメモリ又は非コヒーラントリンクを介し前記プロセッサに接続されるアクセラレータに付属するリモートメモリに存在するか判断するため、前記プロセッサの変換ルックアサイドバッファ（ＴＬＢ）に格納される前記バーチャルアドレスに対応するエントリを解析するステップと、前記ＰＡが前記リモートメモリに存在する場合、前記メモリアクセスリクエストを実行するため、リバースプロキシ実行リクエストを前記リモートメモリに送信するステップとを有する方法であって、前記ローカルメモリと前記リモートメモリとは、一緒になって共有バーチャルメモリスペースを構成する方法に関する。 （もっと読む）

【課題】キャッシュラインの転送時の消費電力を低減したマルチプロセッサを提供する。
【解決手段】メインメモリ２と、その記憶データを一時記憶するＬ１キャッシュメモリ１１ａ〜１１ｄを備える複数のプロセッサユニット１ａ〜１ｄと、Ｌ１キャッシュメモリ１１ａ〜１１ｄのコヒーレンシを管理するＣＭＵ３とを備え、ＣＭＵ３は、Ｌ１キャッシュメモリに格納されたキャッシュラインのタグを格納するＬ１タグキャッシュ３３ａ〜３３ｄと、プロセッサユニット１ａ〜１ｄからのリフィル要求に応じてインターベンション転送を行うＣＭＵコントローラ３１と、インターベンション転送を監視することによって、転送先別に転送元を予測するＰＩＵ３２とを有し、ＣＭＵコントローラ３１は、ＰＩＵ３２の予測結果が得られた後は、予測された転送元に対応するタグキャッシュのみを活性化して、リフィル要求に対応するキャッシュラインがキャッシュされているかを判別する。 （もっと読む）

【課題】ライトバック方式のキャッシュメモリを備えた２台の情報処理システムによって構成される二重化情報処理システムにおいて、通常処理の処理効率を低下させることなく、同期化に要する時間を短縮すると共に、同期化中および同期化後の処理能力を向上させる。
【解決手段】待機系情報処理システム200を二重化情報処理システムに組み込むために、動作系情報システム100と待機系情報処理システム200とを同期化させる際、キャッシュコピー手段300は、ライトバック方式の動作系キャッシュメモリ101の内容をライトバック方式の待機系キャッシュメモリ201にコピーし、主記憶コピー手段400は、動作系主記憶装置102の内容を待機系主記憶装置にコピーする。その後、動作系、待機系CPU103、203がタイミングを合わせて同一の処理を開始する。 （もっと読む）

【課題】 トラフィックを低減させることが可能なレイテンシ短縮システム、レイテンシ短縮方法、および、レイテンシ短縮プログラムを提供する。
【解決手段】 本発明のレイテンシ短縮システムは、複数のノードを含み、該ノードは、共有メモリと、記憶手段と、登録手段と、送信手段とを備える。登録手段は、複数の発行元から共有メモリの同一アドレスに対して同時にリクエストが発行された場合に、該リクエストを発行した発行元を特定する制御情報を記憶手段に登録する。送信手段は、同時に発行されたリクエストのうち、最初に発行されたリクエストに対して当該リクエストの発行元にデータを返信するとき、当該発行元を制御情報に基づいて決定する。 （もっと読む）

【課題】 命令実行部からのレベル１キャッシュアクセスのレイテンシを増大させることなく、バストラフィックを抑えてコヒーレンシを保証しようとする場合、ハードウェア量が大きくなるという問題点があった。
【解決手段】 第１の記憶手段のインデックスアドレスを含む論理アドレスを、このインデックスアドレスを含む第２の記憶手段の物理アドレスに変換する論理物理アドレス変換ＴＬＢと、ウェイ番号を含むロードリクエストを送信するリクエスト出力部と、受信したロードリクエストに基づいて、第２の記憶手段の領域と第１の記憶手段の領域との関連状態を記憶する対応状態記憶部と、受信したストアリクエストに含まれるタグと対応状態記憶部に記憶されている内容とに基づいて、無効化指示を送信する無効化指示部とを有する。 （もっと読む）

【課題】複数のノード間での通信方法を開示する。
【解決手段】各ノードは、複数のプロセッサおよび相互接続チップセットを含み、第１のノード内のプロセッサからデータ要求を発行し、拡張ポート（またはスケーラビリティポート）を通してこのデータ要求を他のノードに渡す。また、データ要求に応答してメモリのアクセスを開始し、各ノード内の各プロセッサのプロセッサキャッシュをスヌープする。従って、該要求を発行するプロセッサを持つノード内の（あるいは別のノードの）プロセッサキャッシュまたはメモリ内のデータの格納場所を識別する。さらに、ルータシステムにて２つの直接結合されたノード間でデータを要求する方法と、相互接続システム内の３またはそれ以上のノード間でのデータ要求方法と、相互接続システム内のクロスケースの解消方法と、ノードを直接またはプロトコルエンジンを通して結合するための相互接続システムも開示する。 （もっと読む）

本発明の記憶制御装置は、パージメッセージの通信量を低減することができ、記憶制御装置の処理性能を高めることができる。各マイクロプロセッサは、共有メモリ内の制御情報を更新するたびにパージメッセージを作成して保存しておく。一連の更新処理が完了した後で、保存されたパージメッセージを各マイクロプロセッサに送信する。制御情報には、その性質に応じた属性が設定される。その属性に応じてキャッシュ制御及びパージ制御が実行される。
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【課題】キャッシュコヒーレンシ保証の際の不必要なキャッシュクリアの回数を抑制して、計算機の性能の向上を図り得る、マルチプロセッサ計算機、キャッシュ整合性の保証方法、及びプログラムを提供する。
【解決手段】メインメモリ４と、プロセッサ１０−１〜Ｎと、キャッシュメモリ２−１〜Ｎとを備えるマルチプロセッサ計算機１１において、メインメモリ４は、情報を資源１０−１〜Ｍとして記憶し、各プロセッサは、一のプロセッサがある資源に対して排他的制御によってアクセスするときに、アクセス対象の資源を最後に更新したプロセッサを特定する情報を用い、アクセス対象の資源が最後に更新された時刻ｔ１と、アクセス対象の資源を最後に更新したプロセッサのキャッシュメモリがクリアされた最新の時刻ｔ２と、一のプロセッサのキャッシュメモリがクリアされた最新の時刻ｔ３との関係に基づいて、キャッシュメモリをクリアする。 （もっと読む）

【課題】分散キャッシュシステムの目標性能が達成されるように、複数の計算ノード間のキャッシュコンシステンシを自動的に制御すること。
【解決手段】複数の計算ノードは、ブロック単位でデータキャッシュを行う。各計算ノードは、コピーブロックとメタ情報が格納される記憶装置と、キャッシュ制御部と、転送量算出部とを備える。メタ情報は、コピーブロックのステータスとアクセス履歴情報とを含む。第１計算ノードは、第１ブロックに対するライトアクセスを受け取る。転送量算出部は、第１コピーブロックに関連付けられたメタ情報に含まれるアクセス履歴情報を参照して、計算ノード間で将来発生する第１コピーブロックの転送量を算出する。キャッシュ制御部は、目標性能と算出された転送量に基づいて、コンシステンシを緩和するか否かを決定する。コンシステンシを緩和する場合、第１コピーブロックをキャッシュしている他の計算ノードにおいて、第１コピーブロックのステータスは変更されない。 （もっと読む）

【課題】プロセッサコアの違反アクセスを効率よく検出する。
【解決手段】マルチプロセッサシステム１０は、複数のプロセッサコア１１に対応して設けられた複数のキャッシュシステム２１を含む。キャッシュシステム２１は、キャッシュラインとこのライン情報とを格納するキャッシュメモリ２２を含む。キャッシュシステム２１は、ライン情報と、アービタから送られるアクセス要求とを比較して違反アクセスを検出する違反検出回路２４と、違反検出回路２４による検出結果に基づいてキャッシュラインごとにフラグをセットし、かつプロセッサコア１１に保持されたキャッシュラインに読み出しアクセス又は書き込みアクセスする際にフラグの内容を確認し、このフラグの内容に基づいて違反アクセスを検出するフラグ制御回路とを含む。 （もっと読む）

シーケンシャルなプログラムを複数のスレッドに分解し、これらのスレッドを実行し、スレッドのシーケンシャルな実行を再構成するためのシステム、方法および装置が記載される。複数のデータ・キャッシュ・ユニット（DCU）が、投機的に実行されるスレッドのローカルにリタイアされた命令を記憶する。マージング・レベル・キャッシュ（MLC）が、DCUのラインからのデータをマージする。コア間メモリ整合性モジュール（ICMC）が、MLC内の投機的に実行されたスレッドの命令をグローバルにリタイアさせる。
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【課題】部分的且つ非コヒーレントなメモリアクセスの観点からキャッシュ・コヒーレンス・リンクに基づく相互接続でメモリ順序付けを保つ方法及び装置を提供する。
【解決手段】例えば部分書込のような部分的なメモリアクセスに関連するコンフリクトが検出される場合に、ライトバックフェーズがコンフリクトフェーズで挿入され、ホームエージェントへ部分的データをライトバックする。コンフリクトフェーズでライトバックフェーズを挿入するメッセージの例には、コンフリクトを認めて、コンフリクトフェーズの開始時にライトバックマーカーを、コンフリクトフェーズ前にライトバックマーカーメッセージを、コンフリクトフェーズ内でライトバックマーカーメッセージを、コンフリクトフェーズ後にライトバックマーカーメッセージ及びポスタブル・メッセージを提供するAcknowledge Conflict Write-backメッセージがある。 （もっと読む）