【課題】演算部の演算開始タイミングを変化させてデータ処理を行うデータ処理装置を実現する。
【解決手段】メモリ４００ａは、先行して演算を実行する処理部２００ａが生成したデータを蓄積する。メモリ監視部４５０は、メモリ４００ａが蓄積するデータのデータ数を監視し、後続して演算を実行する処理部２００ｂが演算に必要なデータ数が蓄積されたら、メモリ４００ａが蓄積するデータを処理部２００ｂに出力させる。処理部２００ｂはデータが出力されるタイミングで演算を開始し、データが出力されるタイミングの変化に対応して、処理部２００ｂの演算開始タイミングが変化する。 （もっと読む）

【課題】選択された問題のあるインストラクションの発行を絞り込むことにより電力消費を減少するためのシステム及び方法を提供する。
【解決手段】プロセッサ内の電力スロットルユニットは、高電力消費推定値に基づいて選出される関連インストラクション形式に対するインストラクション発行カウントを維持する。電力スロットルユニットは、所与のインストラクション発行カウントが所与のスレッシュホールドを越えることを決定する。それに応答して、電力スロットルユニットは、各発行レートを制限するための所与のインストラクション形式を選択する。電力スロットルユニットは、その選択された所与のインストラクション形式の各々に対する発行レートを選出し、そしてその関連発行レートを、選出された発行レートに制限する。所与のインストラクション形式及び関連発行レート限界の選択は、プログラム可能である。 （もっと読む）

【課題】従来のマルチスレッドプロセッサでは、ハードウェアスレッドの最低実行時間を保証しながら、柔軟なハードウェアスレッドの選択ができない問題があった。
【解決手段】本発明のマルチスレッドプロセッサは、複数のハードウェアスレッドと、優先順位に応じてハードウェアスレッドを指定する第１のスレッドスケジューラ１９と、指定されたハードウェアスレッドにより生成された命令を実行する演算回路１０と、を有し、第１のスレッドスケジューラ１９は、優先順位が高いハードウェアスレッドを優先的に選択し、選択されたハードウェアスレッドにより生成される命令が演算回路において実行される度に、実行された命令を生成したハードウェアスレッドに対する優先順位の更新し、最も優先順位が高いハードウェアスレッドの優先順位が最低になるまでの間に少なくとも一つの他のハードウェアスレッドを選択するものである。 （もっと読む）

【課題】効率的なスレッド選択を可能にする演算処理装置を提供することを課題とする。
【解決手段】複数のスレッドの命令アドレス又は予測対象の分岐命令の分岐先アドレスを選択して複数のスレッドのアドレスを出力する第１のセレクタ（ＳＬ１〜ＳＬｎ）と、第１のセレクタが出力した複数のスレッドのアドレスのうち１個を選択する第２のセレクタ（３１３）と、第１のサイクルステージで、第２のセレクタが選択したアドレスの分岐命令が分岐するかを示す分岐方向を選択されたアドレスに基づき予測して出力するとともに、第１のサイクルステージより後の第２のサイクルステージで、予測対象の分岐命令の分岐先アドレスを選択されたアドレスに基づき予測して出力する分岐予測回路（２０４）と、分岐予測回路が出力した分岐方向に基づき、第１セレクタ及び第２のセレクタによるスレッドのアドレスの選択を制御するスレッド調停回路（３１１）とを有する。 （もっと読む）

【課題】各プロセッサ間で効率的に演算結果を共有可能な情報処理装置を提供する。
【解決手段】プログラムを記憶するプログラム記憶手段１１と、コア毎の演算結果を記憶する演算結果記憶手段４５と、コア数分の命令の命令セットを実行順にプログラム記憶手段から読み出し一次記憶部に記憶する命令読み出し手段２１と、命令セットに含まれる命令を各コアの命令キューに記憶する命令配信手段３２と、一次記憶部に記憶された第一の命令セットに含まれる命令を第一のコアが演算した演算結果を演算対象とする命令が第一の命令セットよりも後に実行される第二の命令セットに含まれ第一のコアと異なる第二のコアが実行するか否かを判定する命令依存関係判定手段３３と、命令依存関係判定手段が第二のコアが第二の命令セットに含まれる命令を実行すると判定した場合第一のコアの演算結果記憶手段の値を第二のコアの演算結果記憶手段に複写する複写手段３４と、を有する。 （もっと読む）

【課題】性能低下を招くことなく回路面積を削減出来る半導体集積回路を提供すること。
【解決手段】第１メモリ３０と、第１メモリ３０に対するキャッシュメモリとして働く第２メモリ１０とを備える。第１メモリ３０からデータが読み出される場合の第１読み出し、第２メモリ１０からデータが読み出される場合の第２読み出し、及び該データを第２メモリ１０から読み出すと決定する判定、は、複数の処理ステージのうちのいずれかの処理ステージで実行される。第１読み出しにて読み出されたデータが出力されるタイミングと、第２読み出しにて読み出されたデータが出力されるタイミングとは同一である。第１読み出しで読み出されたデータは、第２メモリ１０を経由しない経路を用いて出力される。 （もっと読む）

【課題】複数のパイプラインを有するプロセッサにおいて、処理効率を低下させることなくバンク競合を回避する。
【解決手段】メモリの複数のバンクに第１のバンクアクセス順序でアクセスする第１の処理部と、前記第1の処理部のアクセスの開始に続いて第２のバンクアクセス順序で前記複数のバンクにアクセスを開始する第２の処理部と、前記第１の処理部及び前記第２の処理部による前記複数のバンクへのアクセスが競合する場合に、前記第２のバンクアクセス順序を前記競合が生じない第３のバンクアクセス順序に並べ替えて前記第２の処理部を前記複数のバンクにアクセスさせる制御部とをプロセッサに備えることで、処理効率を低下させることなくバンク競合を回避できる。 （もっと読む）

【課題】処理パイプライン内の処理バブルの低減が可能なデータ処理装置を提供する。
【解決手段】グラフィクス処理ユニットは、第１パイプライン部分１８と第２パイプライン部分２０とを有するテクスチャパイプライン６を含む。第１パイプライン部分１８内の主題命令は、その主題命令によりメモリからロードされる記述子データが、共有記述子キャッシュ内に貯えられるまで、第１パイプライン部分１８内で再循環される。記述子が、共有キャッシュ内に保存されている場合、主題命令は、追加の処理操作が実行される第２パイプライン部分２０に渡され、それらの追加の処理操作が完了するまで再循環される。記述子データは、その記述子データを利用するのに必要とされるテクスチャパイプライン６内の係属中の主題命令がなくなるまで、共有記述キャッシュ内に固定される。 （もっと読む）

【課題】実行サイクルが動的に変化する命令を実行するときに、不要な命令が実行されることを防止し、プロセッサの演算処理の性能を向上する。
【解決手段】プロセッサは、実行サイクル数が動的に変化する第１の命令を実行するために、最大の実行サイクル数に対応する数の複数の第１の命令である命令群が格納されている命令メモリから第１の命令をフェッチするフェッチ部と、命令群の次の命令が格納されている命令メモリのアドレスが保持されるアドレスレジスタと、フェッチ部によりフェッチされた命令を解読するデコード部と、デコード部により解読された命令を受けて演算を実行し、第１の命令の実行に必要な演算の完了を判断したときに終了信号を出力する演算部とを備え、フェッチ部は、終了信号に応答してアドレスレジスタ内のアドレスを用いて次の命令を命令メモリからフェッチする。 （もっと読む）

【課題】レジスタからの読み出しデータにおける誤り検出時に、プログラム実行動作を停止することなく、継続して実行可能である演算処理装置を提供する。
【解決手段】演算処理装置は、レジスタから読み出したデータのエラーを検出し訂正する訂正制御部と、命令の実行要求に応じてキャッシュ領域又はノンキャッシュ領域にアクセスするとともに、実行要求された一の命令がノンキャッシュ領域にアクセスするロード命令であることを通知するキャッシュ制御部と、一の命令がノンキャッシュ領域にアクセスするロード命令であることがキャッシュ制御部により通知されると、一の命令をキャッシュ制御部に実行させる間、他の命令の実行を待たせることにより、ノンキャッシュ領域にアクセスするロード命令の実行中にエラーが検出されないようにする命令実行制御部とを含む。 （もっと読む）

【課題】２相式の非同期式回路の処理速度を向上させると共に、回路規模の増大を抑制する。
【解決手段】非同期式回路２００は、段階的に接続された複数の回路ブロックを備え、夫々の回路ブロックが、演算回路と、該演算回路に対して２相式制御を行う制御回路を有する。モード制御回路２３０は、１段目の回路ブロックに対して、該回路ブロックが休止相を開始したときに初期化を開始し、最下段の回路ブロックが休止相を開始したときに稼働相を開始し、２段目の回路ブロックに対して、１段目の回路ブロックが初期化を開始したときに稼働相を開始し、１段目の回路ブロックが稼働相を開始したときに初期化を開始するように制御を行う。 （もっと読む）

【課題】命令実行の許可タイミングを、より適切に決定すること。
【解決手段】プログラムメモリと、該プログラムメモリに格納された命令を実行する命令実行手段と、前記プログラムメモリを含む記憶装置のアドレスに対応した読み込み補正時間を出力するアドレス／補正時間変換手段と、前記プログラムメモリから命令のフェッチを開始した時刻と、該命令のアドレスに基づき前記アドレス／補正時間変換手段により出力される読み込み補正時間とに基づき前記命令実行手段による命令実行を許可又は禁止する命令実行許可手段と、を備える情報処理装置。 （もっと読む）

【課題】本発明の課題は、マイクロプロセッサアーキテクチャの命令セットアーキテクチャにおいて使用される効果的なベクトルマスク生成技術を提供することである。
【解決手段】本発明によると、上記課題は、ベクトルマスクを格納するための第１処理を検出する第１ロジックと、前記第１処理より以前のベクトルマスク値を生成するための最新の第２処理を特定する第２ロジックと、前記第２処理が特定される場合、前記第１処理の実行を回避する第３ロジックとから構成されることを特徴とするプロセッサにより解決される。 （もっと読む）

【課題】本実施例に係るベクトル処理回路は、データ語長が異なる命令に対してレジスタ干渉の有無の判定を正確に行い、後続命令の発行タイミングを適切に調整し、命令実行の効率化を図ることを目的とする。
【解決手段】本実施例に係るベクトル処理回路で、各パイプライン演算器が、１つの命令に対して、ソースとして指定された複数の配列要素のデータを複数のサイクルに分けて演算し、演算結果をディスティネーションとして指定された複数の配列要素に複数のサイクルに分けて格納し、命令発行制御回路が、命令のデータ語長に応じて配列要素のデータサイズを変化させ、先行命令のデータ語長が後続命令のデータ語長より長いとき、先行命令の非先頭のサイクルで処理される少なくとも１つの配列要素と後続命令の先頭サイクルで処理される配列要素との間でレジスタ干渉の有無を判定し、レジスタ干渉の判定結果に基づいて後続命令の発行タイミングを調整する。 （もっと読む）

【課題】データの信頼性を確保したまま演算レジスタへの高速読み出しを実現する。
【解決手段】この情報処理装置は、ロードリクエスト生成部と、個々のロードリクエストに対するロードデータを格納し、演算レジスタに転送するロードバッファと、ロードリクエスト生成部によって生成されたロードリクエストを入力し、ロードリクエストに対するロードデータをメインメモリから読み出すと共に、メインメモリによって生成された、ロードデータをロードバッファから読み出す順番を示す付随情報を、ロードデータに先立って送出するようメインメモリを制御するメモリネットワークと、付随情報に基づいて、付随情報に対応するロードデータの到着の遅れを検出し、ロードデータの到着の遅れに基づいて、ロードバッファから演算レジスタへの読み出しの開始時間を調整する整列判定部と、を備える。 （もっと読む）

【課題】プロセッサコアで実行するマルチスレッドにおいて、非常に低いオーバーヘッドでスレッド間の同期を可能にする。
【解決手段】ＳＭＴ動作実施形態において、第２のスレッドの実行中に、第１のスレッドに関連するレジスタにアクセスする方法を含む。この方法は、ソースオペランドに関連する同期インジケータが第２のスレッドのプロデューサ演算が終っていないことを示す場合、第２のスレッドのレジスタファイルからソースオペランドにアクセスする第１のスレッドの命令を実行しないようにし、同期インジケータが第２のスレッドのプロデューサ演算が終了したことを示す場合、命令を実行する段階を備える。他の実施形態において、マルチコアであってもよい。 （もっと読む）

【課題】パイプラインを用いて処理を行う情報処理装置において、繰り返し必要とされるデータが情報処理装置から破棄されないように、置き換え制御を工夫しておこなうことで、より効率的な技術を提供する。
【解決手段】情報処理装置は、第１パイプラインと第２パイプラインと処理手段とリオーダ手段とを有する。第１パイプラインは、複数の第１ノードを有し、当該第１ノードに対して第１方向にある第１ノードへ当該第１ノードの保持する第１データを移動させ、第２パイプラインは、第１パイプラインの第１ノードの各々に対応する複数の第２ノードを有し、当該第２ノードに対して第１方向と逆の第２方向にある第２ノードへ当該第２ノードの保持する第２データを移動させ、処理手段が、第１データと第２データとを用いてデータ処理を行い、
リオーダ手段が、第２パイプラインの出力した第２データの属性情報に基づき、出力した第２データの何れかを保持し、保持した第２データを第２パイプラインに入力する。 （もっと読む）

【課題】複数のプロセッサを備えたプロセッサシステムの消費電力を処理能力を低下させることなく低減する。
【解決手段】命令解析部４０２は記憶部１００に記憶されている所定量の一連の命令コードを先読みして解析し、各命令がＣＰＵ１０３とＨＷＥ１０４で並列に実行可能な場合に、標準実行時間推定部４０３、換算実行時間算出部４０４が標準実行時間の推定、換算実行時間の算出をし、割り当て・クロック周波数決定部４０５はＣＰＵ１０３およびＨＷＥ１０４を最高クロック周波数で動作させた場合に待ち時間が生じる方に最高クロック周波数よりも低い周波数のクロック信号を供給することにより消費電力が最小になるようにプロセッサの割り当て、クロック周波数を決定し、クロック制御部１０６は出力するクロック信号の周波数を切り替え、命令割り当て制御部１０２は命令コードをＣＰＵ１０３等に転送して実行させる。 （もっと読む）

【課題】所望の処理性能を満足した上で、低消費電力化を図ることができるようにする。
【解決手段】各ロジック部１１における許容処理時間と各ロジック部１１の処理時間を比較し、その比較結果を参照して、複数のロジック部１１間の接続箇所毎に、挿入されているフリップフロップ１２を省いて、その接続箇所における前段のロジック部１１と後段のロジック部１１を直結するか否かを判定するパス長判定部を設け、セレクタ１３がパス長判定部により直結する旨の判定がなされた接続箇所では、挿入されているフリップフロップ１２を省いて、その接続箇所における前段のロジック部１１と後段のロジック部１１を直結する。 （もっと読む）

【課題】キャッシュミスに起因するプロセッサのアイドル状態を正確に検出する。
【解決手段】プロセッサ(11)は、パイプライン処理により命令を実行する命令実行ユニット(110)と、命令実行ユニットによって利用される命令およびデータを格納する一次キャッシュ(111)とを備える。アイドル状態検出回路(10)において、実行命令検出部(101)は、命令実行ユニット(110)によって現在実行されている命令および次に実行される予定の命令が存在しない命令なし状態を検出する。リード待ち検出部(103)は、命令実行ユニット(110)がリードデータを待っているリード待ち状態を検出する。判定部(104)は、命令なし状態およびリード待ち状態のうち少なくとも１つが検出された場合に、プロセッサ(11)がアイドル状態であると判定する。 （もっと読む）