【課題】従来の情報処理装置は、同時発行命令数により並列演算数に制限があった。
【解決手段】本発明の情報処理装置は、命令キャッシュと、データキャッシュと、並列動作可能な複数の演算器を備える第１、第２の演算器群２２ａ、２２ｂと、第１の演算器群２２ａに対する１以上の演算命令を生成する第１の演算制御回路１０と、固定命令レジスタ３１の命令コードに基づき第２の演算器群２２ｂに対する１以上の演算命令を生成する第２の演算制御回路３０と、を有し、第１の演算器群２２ａは、第１の演算制御回路１０が第１の特定命令コードに基づき生成した演算命令に応じて固定命令レジスタ３１に命令コードを設定し、第１の演算制御回路１０が第２の特定命令コードに基づき生成した演算命令に応じて第２の演算器群２２ｂに処理データを与え、第２の演算器群２２ｂは、第２の演算制御回路３０が生成した演算命令に基づく演算を繰り返し実行する。 （もっと読む）

【課題】演算スロットの使用効率の向上を図る。
【解決手段】複数の異なる演算スロット１０〜１３を有し、マルチサイクル動作を行う演算処理装置であって、演算する命令をプリデコードしてその種類を識別するプリデコード部５と、前記命令の種類に対応した重み設定値を格納する重み設定レジスタ７と、前記識別された命令の種類および前記重み設定値を受け取り、前記演算する命令に対して重みづけ値を計算する重みづけ計算部６と、前記重みづけ計算部の計算結果に基づいて、前記複数の異なる演算スロットのいずれかを選択するスロット選択部４と、を有する。 （もっと読む）

【課題】レジスタからのリードパスの数が増大することを抑制しつつ、演算性能を高める。
【解決手段】演算器１１は、２つのオペランドのそれぞれとしてレジスタからの読み出しデータと即値のいずれかの入力を受けることが可能である。演算器１２は、２つのオペランドのうち、一方のオペランドとしてレジスタからの読み出しデータと即値のいずれかの入力を受けることが可能であり、他方のオペランドとして即値のみが入力される。制御部１３は、入力された演算実行命令に基づき、この演算実行命令に係る演算における２つのオペランドのそれぞれがレジスタからの読み出しデータと即値のいずれであるかを判定し、判定結果に応じて、入力された演算実行命令に係る演算を演算器１１，１２のいずれかに実行させる。 （もっと読む）

【課題】エミュレートする処理が分岐命令であることによる処理速度の低下を抑制できる。
【解決手段】情報処理装置１では、第１のプロセッサ１１が、受信した命令アドレスの次の命令アドレスを算出する算出部１１ａと、算出した命令アドレスと当該命令アドレスに基づいて読み出した命令情報とを第２のプロセッサ１２に送信する第１の送信部１１ｂとを含み、第２のプロセッサ１２が、実行した処理の実行結果に含まれる第１の命令アドレスを第１のプロセッサ１１に送信する第２の送信部１２ａと、第１のプロセッサ１１から受信した第２の命令アドレスが、第１の命令アドレスと同じである場合に、第１のプロセッサ１１から受信した命令情報に基づく処理を実行し、第２の命令アドレスが第１の命令アドレスと同じでない場合に、第１の命令アドレスに基づいて命令情報を読出し、読み出した命令情報に基づく処理を実行する実行部１２ｂとを含む。 （もっと読む）

【課題】逐次実行部（ＲＩＳＣプロセッサ１００）の処理と並列実行部（ＶＬＩＷコプロセッサ２００）の処理とを効率良く融合させる。
【解決手段】ＲＩＳＣプロセッサ１００において同時にフェッチされた４つの命令のうち第２番目と第４番目の命令の特定フィールドが命令プリデコーダ１７０によってプリデコードされる。この特定フィールドはオペコードフィールドと同時発行命令数フィールドを含む。オペコードフィールドがＶＬＩＷコプロセッサ命令を示す場合、プログラムカウンタ管理部１１０は同時発行命令数フィールドに応じてプログラムカウンタの増分値を制御する。ＶＬＩＷコプロセッサ２００では同時発行命令数フィールドに応じた並列度によりＶＬＩＷコプロセッサ命令が実行される。 （もっと読む）

【課題】従来のマルチスレッドプロセッサは、処理能力を十分に引き出すことができない問題があった。
【解決手段】本発明のマルチスレッドプロセッサは、第１の命令コードを格納する第１の命令バッファ２３１と、第２の命令コードを格納する第２の命令バッファ２３２〜２３ｍと、を備える命令供給部１０と、第１、第２の命令バッファから発行される命令コード選択する命令セレクタ１１と、命令セレクタ１１が選択した命令コードをデコードする命令デコーダ１２と、デコード結果に基づく情報処理を行う命令実行部１３と、を有する。命令供給部１０は、優先的に第１の命令バッファに第１の命令コードを格納し、第１の命令バッファに格納される第１の命令コードの数が命令供給部１０が並列して発行可能な命令コード数の最大値の２倍以上となった場合に第２の命令バッファに第２の命令コードを格納するスレッド制御部２４を有する。 （もっと読む）

【課題】プログラム可能な半導体装置において、クロック周波数を保証しつつ、複数の演算命令の組み合わせで形成される演算処理を効率的に実行できる。
【解決手段】本開示の一実施形態は、一定のクロック信号に同期して演算を行う半導体装置であって、演算制御情報を出力する制御部１３と、データを記憶する記憶部１１と、第１のデータに対して第１の演算制御情報に従い演算を行う演算ユニット１００と、第２のデータに対して第２の演算制御情報に従い演算を行う演算ユニット１０１とを備える。演算ユニット１００は、演算回路を複数個備える。演算ユニット１０１は、論理ゲート段数ｎ（ｎ＞ｍ）の演算回路を少なくとも１個備える。 （もっと読む）

【課題】 複数のＤＲＰがパイプライン処理方式によって実行する場合に、上位制御装置からＤＲＰの識別がつくように各ＤＲＰに識別番号が割り付けられ得る画像処理装置を提供する。
【解決手段】 入力された印刷ジョブに基づく画像処理を複数のＤＲＰ６１〜６８にパイプライン処理方式によって実行させる場合に、複数のＤＲＰ６１〜６８の個数に基づいて、識別番号をこれらのＤＲＰに割り付ける識別番号割付部３２ａと、複数のＤＲＰ６１〜６８の中の最終段のＤＲＰ６８が、画像処理の処理結果を外部に出力する印刷データ出力部１３と接続されているか否かに基づいて、識別番号割付部３２ａによる割付処理を変更する割付処理第１変更部３２ｂと、印刷データ出力部１３と接続されていない場合に、複数のＤＲＰ６１〜６８が１枚の基板にのみ設置されているか否かに基づいて、識別番号割付部３２ａによる割付処理をさらに変更する割付処理第２変更部３２ｃとを有する。 （もっと読む）

【課題】スーパースカラ動作によって効率処理を行うと共に、処理のリアルタイム性を確保することが可能なマルチスレッド処理装置を提供すること。
【解決手段】複数の処理手段を有し、該複数の処理手段のいずれかを利用してハードウエア・マルチスレッディングを行うマルチスレッド処理装置であって、前記ハードウエア・マルチスレッディングに係る複数のスレッドのそれぞれについて、前記複数の処理手段のうち二以上の処理手段を用いたスーパースカラ動作の許可又は不許可が規定されていることを特徴とする、マルチスレッド処理装置。 （もっと読む）

本明細書では、プロセッサリソースを共用するように適合されたマルチコアプロセッサに関連した技術が説明される。一例示的マルチコアプロセッサは複数のプロセッサコアを含むことができる。マルチコアプロセッサはさらに、複数のプロセッサコアのうちの２つ以上に選択的に結合される共用レジスタファイルを含むことができ、共用レジスタファイルは、選択されるプロセッサコア間で共用リソースとして働くように適合される。 （もっと読む）

【課題】データ信号に対して順次に信号処理を行う信号処理回路が信号処理に用いるパラメータの設定に係るソフトウェアおよびハードウェアの設計、実装を容易とすることが可能なデータ処理装置、およびパラメータ設定方法を提供する。
【解決手段】識別情報を記憶しパラメータを記憶可能なレジスタを備え、モード制御信号に基づいてパラメータの記憶処理または信号処理を順次行う複数の信号処理部と、記憶部と、記憶部からパラメータ情報または処理データを選択的に読み出すデータ読み出し部と、信号処理部から出力されるデータ信号に対応するデータを記憶部に選択的に記録するデータ書き込み部と、モード制御信号を信号処理部へ出力する制御部とを備え、信号処理部は、パラメータの記憶処理を行う場合データ信号が識別情報と対応するときに、データ信号に含まれるパラメータをレジスタに記録するデータ処理装置が提供される。 （もっと読む）

【課題】デジタル信号処理技術を改良するため、カメラから取り込んだ画像のデジタル信号処理を促進、改善する。着目した対象物と背景を区別するなどの画像分割を行うのに適している。
【解決手段】画像分割装置は、ＦＰＧＡなどのデバイスで好適に集積化して実現され、画素データを記憶するバッファメモリ１２と、バッファメモリと通信し係数がプログラム可能でデジタルフィルタ１４と、バッファメモリと通信して画素データのヒストグラムを生成するヒストグラム生成モジュール１６と、バッファメモリと通信して画素データに関する統計を作成する統計生成モジュール１８と、複数の閾値のなかから１つを選択する閾値選択モジュール２０と選択された閾値をバッファメモリに記憶されたデータに適用して選択された閾値より大きな超過データを生成する適用閾値モジュール２２を備える。 （もっと読む）

【課題】性能および有用性を増進させるデジタル信号プロセッサを提供する。
【解決手段】可変長命令セットを利用するための通話を処理するデジタル信号回路において、ＤＳＰは３つのデータバスの組を含み、その上でデータはレジスタバンク１２０と３つのデータメモリ１０２，１０３，１０４と交換されることができる。レジスタバンク１２０は、少なくとも二つのプロセスユニット１２８，１３０によりアクセス可能なレジスタを有して使用され得る。命令フェッチユニット１５６は、命令メモリ１５２中に格納される可変長の命令を受信することを含むことができる。この命令メモリ１５２は３つのデータメモリ１０２，１０３，１０４の組から離されている。 （もっと読む）

【課題】並列発行可否判定の必要な命令と不要な命令をプロセッサにおいて効率よく連続的に処理可能とする。
【解決手段】プロセッサ１は、実行ユニット１２１〜１２４と、命令ユニット１０を含む。命令ユニット１０は、命令間の依存関係に基づいた並列発行可否判定を行うべき対象命令であるか否かを、命令ストリームに含まれる命令単位で識別する。そして、命令ユニット１０は、命令ストリームに含まれる第１の命令が対象命令である場合に、第１の命令とこれに引き続く少なくとも１つの命令との間での依存関係の検出結果に基づいて、命令ユニット１２１〜１２４に並列発行する命令数を調整する。さらに、命令ユニット１０は、第１の命令が対象命令でない場合に、第１の命令を含む予め定められた固定数の命令からなる命令グループを、命令グループ内での依存関係の検出結果に拘わらず無条件に実行ユニット１２１〜１２４に並列発行する。 （もっと読む）

【課題】動的再構成可能な演算手段によって複数の情報処理を行うにあたり、再構成時間の短い粗粒度の再構成可能回路は、帰還回路のレイテンシが大きいため性能低下が発生する。このため、時間を考慮した回路構成を行うこと。
【解決手段】本発明は、動的に回路が再構成される第１演算部を複数備える第１回路構成部１０と、固定の回路から成る第２演算部を複数備える第２回路構成部２０と、情報を処理するにあたり、第１回路構成部１０ではレイテンシによる性能低下が発生する回路において、第２回路構成部２０で補間する回路構成を制御する回路構成制御部３０とを有する情報処理装置である。 （もっと読む）

１つ以上の処理ユニット（４０）と、実行パイプライン（３２）と、制御回路（２８）とからなるプロセッサ（２０）。実行パイプラインは、少なくとも段階を成す第１と第２のパイプラインステージを有し、パイプラインの連続するサイクルの中で処理ユニットにより遂行される動作を特定するプログラム命令が、第１のパイプラインステージによりメモリから取得され、そして前記第２のパイプラインステージに運ばれ、第２のパイプラインステージは処理ユニットに対し特定の動作を遂行するようにさせる。制御回路は、パイプラインの第１のサイクルにおいて第２のパイプラインステージ内に存在するプログラム命令が、パイプラインの次のサイクルにおいて再び実行されると判定した時に、前記実行パイプラインに対し、前記メモリから前記プログラム命令を再取得することなく、前記パイプラインステージの１つの中の前記プログラム命令を再使用させるように接続される。 （もっと読む）

異なるハードウエアリソースを備えた複数のハードウエアスレッド（３２，３４）を有するマルチスレッド式プロセッサの命令を実行する方法及び装置を提供し、これは、複数の命令のストリームを受信する段階（３８、４４）、及びどのハードウエアスレッドが実行のための命令を受信することができるかを判断する段階（４０、４６）、命令を実行するために利用可能であると判断されたスレッドが、その命令によって要求される利用可能なハードウエアリソースを有するか否かを判断する段階（３６）、及び判断の結果に基づいて命令を実行する段階（５０）を含む。 （もっと読む）

【課題】パイプライン型に接続した複数のリコンフィギュラブル回路が、データを演算していない時間がより少なくなるように実行回路を構築できること。
【解決手段】コントローラ１０と、後段に複数段直列に接続された演算ユニット１２とを備えた半導体装置であって、コントローラ１０は、データと再構成情報とを初段の演算ユニット１２に入力し、演算ユニット１２は、再構成情報により特定される回路情報による実行回路で構築され入力されたデータを演算する演算器１２０と、再構成情報を次の演算に必要な回路情報を特定するように更新する回路情報識別子更新部１２３と、演算器１２０による演算を繰り返すかを判断し、回数分の演算を完了したと判断した場合、データと再構成情報とを次段の演算ユニット１２に入力し、完了していないと判断した場合、データと再構成情報とを再度自身に入力するように制御する繰り返し制御部１２６と、を備えた。 （もっと読む）

一態様において本発明はシステムであり、（ａ）単一のチップ上の複数の並列プロセッサと、（ｂ）チップ上に配置されていて、かつプロセッサの各々によってアクセス可能なコンピュータメモリとを備えていて、プロセッサの各々は、de minimis命令セットを処理するように動作可能であり、プロセッサの各々は、プロセッサの中の少なくとも３つの特定のレジスタの各々専用のローカルキャッシュを有している。別の態様において本発明はシステムであり、（ａ）単一のチップ上の複数の並列プロセッサと、（ｂ）チップ上に配置されていて、かつプロセッサの各々によってアクセス可能なコンピュータメモリとを備えていて、プロセッサの各々は、スレッドレベルの並列処理のために最適化された命令セットを処理するように動作可能であり、各プロセッサは、チップ上のコンピュータメモリの内部データバスにアクセスし、内部データバスはメモリの１行の幅である。
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【解決手段】プログラマブルマイクロプロセッサのための改善された命令セット＆コア設計、制御、及び通信が開示され、これは、今日の及び先行技術のプロセッサにおける集中型のプログラムシーケンシングを、新規の分散型のプログラムシーケンシングで置き換えるための戦略を伴う。新規の分散型のプログラムシーケンシングでは、各機能ユニットは、自身の命令フェッチ＆デコードブロックを有し、各機能ユニットは、プログラム格納のための自身のローカルメモリを有し、計算ハードウェア実行ユニット及びメモリユニットは、設定及び切り替え相互接続が異なるハードウェアユニットを確立する様々なアプリケーション命令シーケンスに応じて異なる順序に再設定可能なパイプラインステージを伴うプログラマブル埋め込みプロセッサとして、柔軟にパイプライン化される。 （もっと読む）