【課題】通信装置において、パケット長のチェック処理を高速に行う。
【解決手段】通信装置１は、２^β＋αの形式で表現される所定整数に１から２^βまでの整数をそれぞれ乗じて得た乗算値を２^βで除算して得られた商及び剰余を、該乗算値に対応付けて記憶する記憶部１１と、先ず、被除算数として実パケット長を設定し、被除算数が設定されると、被除算数を２^βで除算した商及び剰余を算出する除算部１３と、算出された剰余に対応する商を記憶部１１から取得し、取得した商を除算部１３によって算出された商から減算した減算値が所定整数より大であるか否かを判定する減算値判定部１４と、減算値が所定整数より大である限り減算値を被除算数として設定し、減算値が所定整数より大でない場合、除算部１３によって算出された商及び剰余の組み合わせが記憶部１１に存在すると、実パケット長が正常であると判定するデータ長判定部１５とを備える。 （もっと読む）

【課題】演算ＴＡＴを短縮して、性能向上と消費電力低減効果を実現できる浮動小数点除算器を提供する。
【解決手段】浮動小数点除算器は、２進数の減算シフト型である。この浮動小数点除算器は、仮数繰り返し処理部２５０と、演算実行制御部２００とを具備する。仮数繰り返し処理部２５０は、入力オペランドにおける被除数の仮数の減算シフト処理により商と部分剰余とを生成する。演算実行制御部２００は、部分剰余に関して、演算実行処理における基数によって一意に決定される特定の位置のビット値を判定する。仮数繰り返し処理部２５０は、演算実行制御部２００の判定結果に基づいて、減算シフト処理の１回につき生成される商のビット数と部分剰余の左シフトビット数に対して、それぞれ２倍の商生成及び部分剰余の左シフト処理を行うことで、減算シフト処理回数を削減する。 （もっと読む）

【課題】 ０以上２²ⁿ−２以下（ｎは自然数）の数値Ｘを２ⁿ −１で除算する演算回路の提供。
【解決手段】 図３の演算回路は、入力部に入力された０以上２²ⁿ−２以下（ｎは自然数）の数値Ｘの上位ｎビット（すなわちＸ／２ⁿ ）と上記数値Ｘと２進数の数値１とを加算回路にて加算し、その演算結果の上位ｎビット（すなわち上記加算結果を２ⁿ で割った値）を出力部が出力する。この出力部に出力された数値は、数値Ｘを２ⁿ −１で除算した商とすることができる。 （もっと読む）

【課題】簡易な手順で高基数除算を実行可能にする。
【解決手段】補正値算出部１５は、被除数Ａに基づく被除数ゼロカウント値と除数Ｂに基づく除数ゼロカウント値とｎの値とに基づいて、ループカウント値の補正値を算出する。補正ループカウント値算出部１６は、被除数ゼロカウント値と除数ゼロカウント値と補正値とに基づいて、補正ループカウント値を算出する。被除数シフト部１７は、被除数Ａの絶対値を、被除数ゼロカウント値と補正値とに基づく桁数だけシフトする。除数シフト部１８は、除数Ｂの絶対値を、除数ゼロカウント値に基づいてシフトする。除算ループ処理部２０は、被除数シフト部１７からの出力値と除数シフト部１８からの出力値と補正ループカウント値とに基づいて、除算演算を実行する。 （もっと読む）

【課題】誤動作を確実に検出する。
【解決手段】前処理回路２は、演算対象となる数値をレジスタ１に格納する。解予測回路３は、レジスタに数値が格納されるごとに、レジスタ１に格納された数値に基づいて、演算対象となる数値の解の一部の桁の値である部分解を、上位の桁から順に予測する。中間値計算回路４は、解予測回路３で予測された部分解を用いた所定の演算により、中間値を示す数値を生成し、中間値に対して符号拡張により拡張符号ビットを付加した数値をレジスタに格納する。解生成回路５は、解予測回路３で予測された部分解を順次取得し、解を生成する。エラー検出回路６は、レジスタに格納された中間値の符号ビットと、拡張符号ビットとの値を比較し、不一致の場合にエラー信号を出力する。 （もっと読む）

【課題】除数の制限がなく、標数Ｐと標数２の何れの除算演算処理も回路規模を増加させずに実現できるようにする。
【解決手段】シフトレジスタ１２に格納された被除数Ａの上位桁から順にシフトしていって、被除数Ａの上位５ビットを見る。レジスタ３０は、現在の最高次の値であり、これが「１」となった時に減算が実行される。レジスタ３０の値が「１」になると、論理積素子３２〜３８は、レジスタ１４〜２２からの除数Ｂの値を出力し、排他的論理和素子４０〜４６において減算が実行される。レジスタ３０の出力は、そのままシフトレジスタ４８に格納され、これが商となる。このような処理動作は、被除数Ａの全ビットが出力されるまで実行され、被除数Ａがｍビットであればｍクロックで動作を止める。その時のレジスタ２４〜３０の値が剰余となり、レジスタ３０の値が最上位桁（ＭＳＢ）となる。 （もっと読む）

【課題】ハードウェア経費を削減することができる除算回路の提供。
【解決手段】許容誤差内の整数除算回路である信号処理装置はポインタ、第一の左シフタ、第二の左シフタ、減数器、乗数器、及び右シフタが含まれる。ポインタは除数の最上位ノンゼロビットを求めて、最上位バイト値を出力する。第一の左シフタは、第一の指数計数を生ずる為に最上位バイト値に従ってシフト操作を行う。第二の左シフタは、第二の指数係数を生ずる為に最上位バイト値に従ってシフト操作を行う。減数器は除数、第一の指数係数、第二の指数係数に従って乗数を計算し、乗数を乗数器に出力する。乗数器は入力値を乗数と掛け合わせその結果を右シフタに出力する。右シフタは計算結果を出力する。 （もっと読む）

【課題】ＳＩＭＤ型計算機やベクトル型計算機に適用可能な、特定の初期値を検出して別処理を行うことを不要とする、ソフトウェアシーケンスによる高性能な除算を実行する。
【解決手段】符号および仮数と、指数とを分解し、２者を別々に計算する除算用の計算機において、符号および仮数を取り出す演算器と、２つの数の指数の差を取り出す演算器を設ける。 （もっと読む）

【課題】除算の商を高速に算出すること。
【解決手段】ｍビットのレジスタを備えたプロセッサにより除数の逆数に被除数を乗じて商を導出するデータ処理方法において、上記除数に基づき、正規化係数ｎを導出し（ステップＳ１１）、上記除数に基づき、有効ｎビットの正規化逆数を導出し（ステップＳ１２）、上記被除数及び上記ステップＳ１１で導出した上記正規化係数ｎに基づき、多くとも有効ｍ−ｎビットの正規化被除数を導出し（ステップＳ１３）、上記ステップＳ１３で導出した上記正規化被除数と上記ステップＳ１２で導出した上記正規化逆数とを乗じ、多くとも有効ｍビットの乗算結果を導出し（ステップＳ１４）、上記ステップＳ１１で導出した上記正規化係数ｎに基づき、上記ステップＳ１４で導出した上記乗算結果から商を導出する（ステップＳ１５）。 （もっと読む）

【課題】 少ない計算量で高速に倍数判定を実施する。
【解決手段】 近似商算出処理（Ｓ１０）において、第１整数（Ａ）を第２整数（Ｎ）で割った場合の真の商に対する近似の商について、２のべき乗を第２整数で割った場合の商を用いて、真の商および近似の商の関係に基づく所定のビット数分の下位ビットの値が算出される。仮定商算出処理（Ｓ２０）において、第１整数は第２整数で割り切れると仮定した場合の商について、所定のビット数分の下位ビットの値が算出される。判定処理（Ｓ３０）において、近似商算出処理および仮定商算出処理の算出値の差が真の商および近似の商の関係に基づく所定の上限値より大きい場合に、第１整数は第２整数の倍数ではないと判定される。 （もっと読む）

【課題】量子化処理のための除算演算処理の高速化を図る。
【解決手段】被除数のうち所定ビットよりも上位ビットの被除数が、除数よりも小さいか否か比較判定し、上位ビットの被除数が除数よりも小さい場合には、商のうち上位ビットに対応するビットの商をゼロとするとともに、所定ビット以下の下位ビットの被除数を除数で除算して、下位ビットに対応するビットの商を求めることにより、被除数を除数で除算した商を求める。 （もっと読む）

【課題】量子化処理のための除算演算処理の高速化を図る。
【解決手段】除数が２のべき乗の数であるか否か判定するとともに、除数が２のべき乗の数である場合における被除数のシフト量を決定し、被除数をシフト量に応じてシフト演算し、除数が２のべき乗の数である場合には、シフト演算手段から出力されるシフト演算結果に基づいて前記商を求める。 （もっと読む）

【課題】除算処理を高速に実行する。
【解決手段】被除数を除数で除算する除算回路であって、除数の２倍から２^ｍ−１（ｍは２以上の整数）倍までの２^ｍ−２個の除数の倍数である倍除数を生成する倍除数生成回路と、被除数から、除数及び２^ｍ−２個の倍除数の夫々を減じることにより、被除数に対する商を上位からｍビットずつ順に生成する商生成回路と、を備える。 （もっと読む）

【課題】命令の実行に４つのサイクルが必要であり、命令の処理時間が長く掛かった。
【解決手段】入力データと出力データとの対応関係を規定するルックアップテーブルを記憶しているルックアップテーブル記憶部と、一の入力データ及び前記演算から一の出力データを求めるべき旨を指示する命令を含むプログラムを記憶しているプログラム記憶部と、（１）前記ルックアップテーブル記憶部内の前記ルックアップテーブルに、前記命令中の前記一の入力データを指定する第１のサイクルと、（２）前記ルックアップテーブルから当該一の入力データに対応する前記一の出力データの出力を受ける第２のサイクルとを有するプログラム実行部と、を含む。 （もっと読む）

【課題】少ないハードウェア規模で高速で除算処理を行うこと。
【解決手段】入力制御部１は、除数の正負判定結果を出力制御部５へ出力する一方、除数をＳＢ化して出力する。有効ビット数判定部２は、ＳＢ化除数を入力して、そのビット数を判定して、演算テーブル部３および演算処理部４へ出力する。演算テーブル部３は、ＳＢ化除数と有効ビット数とを入力し、有効ビット数が有効ビット内である場合、その演算テーブルを参照して、ＳＢ化除数の値に対応した商とテーブル使用フラグとを出力する。一方、演算処理部４は、ＳＢ化除数と有効ビット数とを入力して、有効ビット数が有効ビット数にないと判定した場合、除算処理を行う。出力制御部５は、演算テーブル部３からのテーブル使用フラグに基づき、演算テーブル部３からのテーブル読出し結果あるいは演算処理部４からの演算処理結果を商として出力する。 （もっと読む）

【課題】整数型除算器に使用する加算器の数を減らして省電力化を図ると共に、不必要な高速化を避け、各加算器の演算が集中しないよう順次演算するように制御することで電力消費の平均化が行われ、バッテリー電源の負担が軽減できる整数型除算器を提供する。
【解決手段】前の演算結果の剰余か被除数を選択する第１セレクタと、前段のセレクタの出力から除数の減算を行い、減算結果とキャリーを得る第１、第２減算器と、キャリーに応じて減算結果かセレクタの出力を選択し、下位ビットに被除数の所定のビットを挿入する第２、第３セレクタと、制御信号に応じて第３セレクタの出力を所定の期間ラッチし中間剰余として第１セレクタに供給するラッチ回路と、第２セレクタの出力を所定の期間ラッチし剰余として出力する剰余出力回路と、第１、第２減算器のキャリーから商を生成し出力する商生成回路とを具備した整数型除算器とする。 （もっと読む）

プロセッサ内に含まれる精度制御反復算術論理演算ユニット（ＩＡＬＵ）は、副精度結果、すなわち、最大精度よりも低いビット精度を有する結果を生成する。一実施形態においては、精度制御ＩＡＬＵは、算術論理演算回路および精度制御回路を備える。算術論理演算回路は、結果を得るために、第１のビット精度のオペランドを反復的に処理するように構成される。精度制御回路は、第１のビット精度よりも低いプログラムされた第２のビット精度に結果が達するときに、反復オペランド処理を終了するように構成される。一実施形態においては、精度制御回路は、制御回路によって受け取られたインジケータに応じて、算術論理演算回路に反復オペランド処理を終了させる。精度制御ＩＡＬＵは、さらに、副精度結果を丸めるように構成された丸め論理を備える。
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【課題】浮動小数点数の逆数演算を高精度かつ高速で処理すること。
【解決手段】本発明は、浮動小数点形式で表現された除数の入力を受け付ける入力部１０４と、入力部１０４に入力された除数を記憶する記憶部と、記憶部に記憶された除数を整数配列を使用して表現し、整数配列の逆数を計算し、計算した逆数を浮動小数点数形式に変換する演算部と、演算部の演算結果を出力する出力部１０５と、を有することを特徴とする。 （もっと読む）

【課題】１ステップ除算器による整数除算と同じ結果を、逆数の乗算による誤差補正除算により、短い処理ステップ数で求める。
【解決手段】除数（B）の逆数（B’）を生成する逆数生成回路１と、除数（B）の逆数（B’）と被除数（Ａ）とを乗算すると共に所要精度のビット数nだけシフトさせ、ビット数n以下の少数部を切り捨てて補正前解（Ｃ’）を出力する逆数乗算回路２と、補正前解（Ｃ’）に＋１する加算回路３と、加算回路の出力を除数（B）と比較して被除数比較値（Ａ’）を生成する被除数比較値生成回路４と、被除数比較値生成回路で生成された被除数比較値（Ａ’）を被除数（Ａ）と比較して解選択信号（Ｓ）を出力する被除数比較回路５と、解選択信号（Ｓ）により逆数乗算回路の出力と加算回路の出力の何れかを選択して解（Ｃ）として出力するセレクタ６とで構成した。 （もっと読む）

【課題】高速で且つ誤差の少ない除算器及び前記除算器を用いた高速で且つ画像レベルの変化の小さい画像処理装置を提供する
【解決手段】前記Ｎ、Ｍ及び加算するか減算するかの選択をテーブルデータに基づいて決定した上で、被除数をＮビットシフタ１によってＮビットシフトし、またＭビットシフタ２によってＭビットシフトし、Ｎビットシフトした結果にＭビットシフトした結果を加算した値か被除数がＮビットシフトされた結果からＭビットシフトされた結果を減算した値か前記決定に基づき選択して商として出力する。 （もっと読む）