【課題】乗算器を使用しないハードウェア量の少ない演算器構成で、高並列に適したサイクルタイムの高速化が図れるとともに、ＲＯＭを用いなくても内積演算が効率よくかつ精度低下なく行うことができる内積演算装置および内積演算方法を提供する。
【解決手段】複数の入力ベクトル要素を格納する入力要素レジスタ２と、定数ベクトル要素の２のべき乗項と入力ベクトル要素との部分積を求めるバレルシフタ３と、部分積の累算を行う加減算器４と、加減算器の累算結果が格納されるアキュムレータ５と、アキュムレータ５に格納された累算途中の結果の切捨てを行うシフタ６と、定数ベクトル要素の最下位の２のべき乗項の同じ項にかかる全ての入力ベクトル要素の部分積の累算を行わせて順次高位の２のべき乗項にかかる部分積の累算を繰り返して最上位の２のべき乗項まで繰り返させる演算制御手段と、を備えている。 （もっと読む）

【課題】回路規模を縮小することができるフィルタ演算器、フィルタ演算方法及び動き補償処理装置提供する。
【解決手段】フィルタ演算器１は、乗数をブースのアルゴリズムに従って演算できるよう、３ビットずつの組データとして出力する入力データ出力部１０Ａ、１０Ｂと、この組データを更に、上位ビット側から第１グループ、第２グループ、及び第３のグループに分類し、そのうちの第１グループに属する組データがオール０又はオール１である非演算対象組であることを検出するディテクター１１と、第１グループの非演算対象組以外の組データと、第２グループに属する組データと、第１グループの非演算対象組と対をなす第３グループの組データが入力され、当該入力データを前記ブースアルゴリズムに従ってエンコードして符号データを生成するブースエンコーダ１３と、符号データと被乗数とを乗算し、当該乗算結果を出力する部分積生成部１４とを有する。 （もっと読む）

【課題】切り上げ演算を含む数式の近似計算を高速に行うことができる演算回路及び方法を提供する。
【解決手段】所定のｘの関数を所定値で除算した余りをｒとする。数式のｘをｒの関数で置き換えかつ切り上げ演算の代わりに１に近い１未満の値を加算してから小数点以下を切り捨てる演算を行う第１の式から、数式のｘをｒの関数で置き換えかつ切り上げ演算を行わない第２の式を引いたものを関数ｆ（ｒ）とする。ｒに対するｆ（ｒ）の計算結果を予めテーブルにまとめておく。与えられたｘの値に対して切り上げ演算を行わないで数式を計算して近似値ｑを計算する。与えられたｘの値に対してｒを計算する。計算したｒの値に対するｆ（ｒ）の値をテーブルから取り出し、このｆ（ｒ）の値と近似値ｑを足し合わせる。 （もっと読む）

【課題】ロジステック写像の演算を高速で実行することが可能な演算装置を提供する。
【解決手段】ロジステック写像の桁数が６桁である場合に、６段、５列の加算器を備える配列型乗算器を用いてロジステック写像の漸化式を展開した「Ｘt＊notＸt＋Ｘt」の演算を実行する。この場合、第１段の各加算器に「Ｘt」のビット列であるｘ0〜ｘ5を入力することにより「Ｘt」の加算処理が実行さえる。従って、別途「Ｘt」を加算する処理を実行することなく、ロジステック写像を演算することができ、従来と対比して「Ｘt」を反転して「＋１」とする処理が不要となるので、ロジステック写像の演算速度を高速化することが可能となる。 （もっと読む）

【課題】通信装置において、パケット長のチェック処理を高速に行う。
【解決手段】通信装置１は、２^β＋αの形式で表現される所定整数に１から２^βまでの整数をそれぞれ乗じて得た乗算値を２^βで除算して得られた商及び剰余を、該乗算値に対応付けて記憶する記憶部１１と、先ず、被除算数として実パケット長を設定し、被除算数が設定されると、被除算数を２^βで除算した商及び剰余を算出する除算部１３と、算出された剰余に対応する商を記憶部１１から取得し、取得した商を除算部１３によって算出された商から減算した減算値が所定整数より大であるか否かを判定する減算値判定部１４と、減算値が所定整数より大である限り減算値を被除算数として設定し、減算値が所定整数より大でない場合、除算部１３によって算出された商及び剰余の組み合わせが記憶部１１に存在すると、実パケット長が正常であると判定するデータ長判定部１５とを備える。 （もっと読む）

【課題】演算ＴＡＴを短縮して、性能向上と消費電力低減効果を実現できる浮動小数点除算器を提供する。
【解決手段】浮動小数点除算器は、２進数の減算シフト型である。この浮動小数点除算器は、仮数繰り返し処理部２５０と、演算実行制御部２００とを具備する。仮数繰り返し処理部２５０は、入力オペランドにおける被除数の仮数の減算シフト処理により商と部分剰余とを生成する。演算実行制御部２００は、部分剰余に関して、演算実行処理における基数によって一意に決定される特定の位置のビット値を判定する。仮数繰り返し処理部２５０は、演算実行制御部２００の判定結果に基づいて、減算シフト処理の１回につき生成される商のビット数と部分剰余の左シフトビット数に対して、それぞれ２倍の商生成及び部分剰余の左シフト処理を行うことで、減算シフト処理回数を削減する。 （もっと読む）

【課題】冗長２進数から通常２進数への復号処理をより高速に行なうことが可能な冗長２進加算復号装置を提供すること。
【解決手段】複数桁の冗長２進加算と、該冗長２進加算の加算結果を通常２進加算に復号する処理を行なう冗長２進加算復号装置であって、各桁に対応する複数の子冗長２進加算復号手段を有し、前記各子冗長２進加算復号手段は、被加数及び加数に基づいて、下位桁から入力される桁上げ信号の種類に応じた上位桁への桁上げ信号候補を複数種類生成し、下位桁から入力された桁上げ信号に応じて、前記生成した複数種類の桁上げ信号候補から上位桁への桁上げ信号を選択することを特徴とする、冗長２進加算復号装置。 （もっと読む）

【課題】積和演算処理と、異なる命令の加算処理と乗算処理との並列実行処理とを切り替えることができる積和演算装置及び積和演算装置の制御方法を提供すること。
【解決手段】本発明にかかる積和演算装置は、入力された第１及び第２のオペランドを乗算する乗算処理と、外部からの積和演算の有無を示す指示に応じて、入力された第３のオペランドを用いた所定の演算処理とを行う演算部と、演算部の処理結果を出力する出力部とを備え、演算部は、指示が積和演算有を示す場合に、乗算処理による乗算結果に第３のオペランドを加算して積和演算結果を求める積和演算処理と、指示が積和演算無を示す場合に、さらに入力された第４のオペランドに第３のオペランドを加算して加算結果を求める加算処理とを行い、出力部は、演算部により積和演算処理が行われた場合に、積和演算結果を出力し、演算部により加算処理が行われた場合に、乗算結果及び加算結果を出力する。 （もっと読む）

【課題】 ０以上２²ⁿ−２以下（ｎは自然数）の数値Ｘを２ⁿ −１で除算する演算回路の提供。
【解決手段】 図３の演算回路は、入力部に入力された０以上２²ⁿ−２以下（ｎは自然数）の数値Ｘの上位ｎビット（すなわちＸ／２ⁿ ）と上記数値Ｘと２進数の数値１とを加算回路にて加算し、その演算結果の上位ｎビット（すなわち上記加算結果を２ⁿ で割った値）を出力部が出力する。この出力部に出力された数値は、数値Ｘを２ⁿ −１で除算した商とすることができる。 （もっと読む）

【課題】 浮動小数点積和演算あるいは固定小数点乗算がそれぞれ実行される場合に、無効な電力消費が発生するという問題点がある。
【解決手段】 通知された演算命令に基づいて選択した入力データを構成する複数の部分データそれぞれについて最上位ビットから連続している０の数を計数して第１のリーディングゼロカウントとし、第１のリーディングゼロカウントに基づいて入力データについて最上位ビットから連続している０の数を計数して第２のリーディングゼロカウントを出力するリーディングゼロ手段と、第１のリーディングゼロカウントを入力して演算命令に基づいた演算を行うとともに、第２のリーディングゼロカウントを入力して演算命令に基づいた演算を行う第１の演算手段と、第１の演算手段及びリーディングゼロ手段と連携して演算命令に基づいた演算を行う第２の演算手段とを有する。 （もっと読む）

【課題】簡易な手順で高基数除算を実行可能にする。
【解決手段】補正値算出部１５は、被除数Ａに基づく被除数ゼロカウント値と除数Ｂに基づく除数ゼロカウント値とｎの値とに基づいて、ループカウント値の補正値を算出する。補正ループカウント値算出部１６は、被除数ゼロカウント値と除数ゼロカウント値と補正値とに基づいて、補正ループカウント値を算出する。被除数シフト部１７は、被除数Ａの絶対値を、被除数ゼロカウント値と補正値とに基づく桁数だけシフトする。除数シフト部１８は、除数Ｂの絶対値を、除数ゼロカウント値に基づいてシフトする。除算ループ処理部２０は、被除数シフト部１７からの出力値と除数シフト部１８からの出力値と補正ループカウント値とに基づいて、除算演算を実行する。 （もっと読む）

【課題】誤動作を確実に検出する。
【解決手段】前処理回路２は、演算対象となる数値をレジスタ１に格納する。解予測回路３は、レジスタに数値が格納されるごとに、レジスタ１に格納された数値に基づいて、演算対象となる数値の解の一部の桁の値である部分解を、上位の桁から順に予測する。中間値計算回路４は、解予測回路３で予測された部分解を用いた所定の演算により、中間値を示す数値を生成し、中間値に対して符号拡張により拡張符号ビットを付加した数値をレジスタに格納する。解生成回路５は、解予測回路３で予測された部分解を順次取得し、解を生成する。エラー検出回路６は、レジスタに格納された中間値の符号ビットと、拡張符号ビットとの値を比較し、不一致の場合にエラー信号を出力する。 （もっと読む）

【課題】回路動作時における消費電力を削減することを課題とする。
【解決手段】演算回路１０の並び替え回路１１は、順次入力される信号である入力信号について、直前に入力された信号と現に入力された信号とが変化しないように入力信号を並び替える。具体的には、演算回路１０の並び替え回路１１は、各経路から入力された入力Ａ、入力Ｂの値が偏るように、入力Ａが「１」で入力Ｂが「０」である場合には、出力Ａ’を「０」、出力Ｂ’を「１」に並び替える。そして、２入力加算器１２は、並び替え回路１１によって並び替えられた入力信号を順次受け付けて、演算処理を行う。 （もっと読む）

【課題】バックアップメモリに格納する浮動小数点数形式のデータの非数の有無の判定及び初期化を、演算負荷を増加させることなく実行できる組込み制御装置を提供する。
【解決手段】マイクロコンピュータへの動作電源遮断時、組込み制御装置は、バックアップメモリに格納する浮動小数点数形式のデータの非数の有無を判定し、非数を有すると判定した場合、非数を有する浮動小数点数形式のデータを初期化する。マイクロコンピュータへの動作電源投入時、組込み制御装置は、動作電源遮断時にバックアップメモリに格納した浮動小数点数形式のデータのサム値と、動作電源遮断時にバックアップメモリに格納した浮動小数点数形式のデータのサム値とを比較することにより非数の有無を判定し、非数を有すると判定したとき、非数を有する浮動小数点数形式のデータを初期化する。 （もっと読む）

【課題】補助キュービットを使うことなく、従来よりも効率的な量子演算技術を提供する。
【解決手段】２つの２進数ａ＝ａ_n-1…ａ₀及びｂ＝ｂ_n-1…ｂ₀と、０または１のｚとに対し、ａ＋ｂ＝ｓ_n…ｓ₀と、ｚ（＋_XOR）ｓ_nとを算出する量子演算であって、ｎ個のキュービットＢ_iと、ｎ＋１個のキュービットＡ_jを演算対象とし、キュービットＢ_iの初期状態を|ｂ_i〉とし、キュービットＡ_iの初期状態を|ａ_i〉とし、キュービットＡ_ｎの初期状態を|ｚ〉として、キャリービットｃ_iが初期状態|ａ_i〉を与えられたキュービットＡ_iに蓄えられる。これは、ＭＡＪゲートを二つの制御ＮＯＴゲートを含む前段部と一つのToffoliゲートを含む後段部に分けて、ＭＡＪゲートの作用を複合的に利用することで達成される。 （もっと読む）

【課題】回路における消費電力、複雑さ及びスペースを低減し、かつ演算処理を高めた集積回路における乗算器／積算器（ＭＡＣ）ユニット、更に同一の集積回路に前記ＭＡＣユニットを二重に設けた二重ＭＡＣユニットを提供する。
【解決手段】ＭＡＣユニット（１００）において、第１のバイナリ・オぺランドＸ（１０２）と第２のバイナリ・オぺランドＹ（１０４）との複数の部分積を発生するブース記録ロジック（１２０）と、低減した前記部分積を第３のオぺランドと算術的に組み合わせて最後の部分積を得るワラス・ツリー加算器（１３０）と、最後の和を発生する最後の加算器（１４０）と、前記最後の加算器を選択的に丸める即ち飽和させる飽和回路（１５０）とを備える。 （もっと読む）

【課題】入力データ数やビット幅が大きい場合の多入力加算、符号付のビット幅混合加算における高速な演算が可能な演算器、及び演算器の設計方法を提供することを目的とする。
【解決手段】演算器１は、レジスタ１００と、入力信号１０２が入力される部分積展開部１０４と、部分積展開部１０４から信号１０６が入力されるカウンタ部１１０と、カウンタ部１１０から出力信号１１５が入力されるｓｕｍ部レジスタ１２０と、カウンタ部１１０から出力信号１１５の桁の桁上げとして出力信号１２５が入力されるｃａｒｒｙ部レジスタ１３０を備え、桁毎の遅延を予測し、予測した遅延に影響しない範囲でカウンタの適用とキャリーセーブのビット幅を最適化し、次の演算器を含めた演算器全体の遅延を最適化したことにより高速な演算器１及び演算器１の設計方法を得ることができる。 （もっと読む）

【課題】ＳＩＭＤ型計算機やベクトル型計算機に適用可能な、特定の初期値を検出して別処理を行うことを不要とする、ソフトウェアシーケンスによる高性能な除算を実行する。
【解決手段】符号および仮数と、指数とを分解し、２者を別々に計算する除算用の計算機において、符号および仮数を取り出す演算器と、２つの数の指数の差を取り出す演算器を設ける。 （もっと読む）

【課題】Ｄｅｋｋｅｒの方法をＳＩＭＤ方式の演算において高速に実行すること。
【解決手段】演算処理装置は、加算誤差を使用するプログラムをコンパイルするコンパイラと、コンパイラからの複数の命令を格納する記憶手段と、記憶手段から読み出した命令に基づき、複数の演算を単一の命令（ＳＩＭＤ）で実行する演算器とを有し、演算器は、複数のレジスタからなる第１のレジスタ群及び第２のレジスタ群を有するＳＩＭＤ用レジスタと、第１のレジスタ群及び第２のレジスタ群から入力される２つの入力値をＳＩＭＤ方式に基づいて演算する演算手段とを有し、演算手段は、２つの入力値の絶対値を比較し、絶対値の大きい値又は等しい値を第１の値として出力する第１の演算手段と、２つの入力値の絶対値を比較し、絶対値の小さい値又は等しい値を第２の値として出力する第２の演算手段と、第１の値及び第２の値を使用した加減算を実行する第３の演算手段とを有する。 （もっと読む）

【課題】浮動小数点実行ユニットを提供する。
【解決手段】浮動小数点実行ユニットは、浮動小数点計算のために拡張された値域を動的に提供するために浮動小数点値の仮数ビットの部分集合を付加的な指数ビットして選択的に再利用することができる。浮動小数点オペランドの仮数フィールドは第１および第２部分を含むと考えられることができ、その第１部分は、浮動小数点値の仮数を表すように第２部分と連結されることができ、あるいは、拡張された値域を提供するために、浮動小数点値の指数を表すように浮動小数点オペランドの指数フィールドと連結されることができる。 （もっと読む）