【課題】ロックステップ方式の情報処理装置におけるいずれかの系にメモリエラーが発生した場合にも、ロックステップを外すことなく安定して動作する。
【解決手段】プロセッサと、誤り検出・訂正機能を有するメモリとが含まれる複数系のＣＰＵモジュールがクロック同期して同一の処理を行うロックステップ方式の情報処理装置の、ＣＰＵモジュールが、自系のメモリから誤りが検出された場合に生成される第１の訂正情報を記憶し、生成された第１の訂正情報を他系のＣＰＵモジュールに送信し、他系のＣＰＵモジュールのメモリが誤りを検出した場合に送信される第２の訂正情報を受信し、他系のＣＰＵモジュールから第２の訂正情報を受信した遅延に応じて、記憶部に記憶されている第１の訂正情報を読み出し、第２の訂正情報と第１の訂正情報とを同期してエラー訂正処理を行う。 （もっと読む）

【課題】二重化された両方のモジュールに障害が発生した際に、短時間で復旧することができるフォールト・トレラントサーバ及びその制御方法を提供する。
【解決手段】フォールト・トレラントサーバ１００は、第１ＣＰＵ１１１、第１メモリ１１２、及び第１補助記憶装置（第１ＨＤＤ１１３）を有する第１モジュール１１０と、第２ＣＰＵ１２１、第２メモリ１２２、及び第２補助記憶装置（第２ＨＤＤ１２３）を有する第２モジュール１２０とを備え、第１モジュール１１０及び第２モジュール１２０によって業務アプリケーションを二重化して実行する。バックアップ時において、第１モジュール１１０は、業務アプリケーションの実行を継続し、第２モジュール１２０は、業務アプリケーションの実行を中断すると共に、中断時の第２メモリ１１２及び第２補助記憶装置１１３のデータに基づいて、バックアップ情報を作成する。 （もっと読む）

【課題】冗長系を持ちつつ、なお、データ転送速度の要求と書換回数に抗した信頼性の維持が可能とする。
【解決手段】複数のバス（バス０〜３）の各々に接続される複数の不揮発性半導体素子（ＮＡＮＤ−Ｆｌａｓｈ７）で構成される系をＡ系とＢ系の両方の系を有し、Ａ系の不揮発性半導体素子（ＮＡＮＤ−Ｆｌａｓｈ７）が接続されるバス（バス０〜３）が異なるとＢ系の不揮発性半導体素子が接続されるバス（バス４〜７）が異なるように対応づけ、書込要求或いは読出要求に対して、同じバスに接続された不揮発性半導体素子（ＮＡＮＤ−Ｆｌａｓｈ７）が続けて選択されないようにＡ系とＢ系の一方の系における不揮発性半導体素子（ＮＡＮＤ−Ｆｌａｓｈ７）を選択し、選択された不揮発性半導体素子（ＮＡＮＤ−Ｆｌａｓｈ７）に対して前記対応付けに基づいて他方の系における不揮発性半導体素子（ＮＡＮＤ−Ｆｌａｓｈ７）を選択する。 （もっと読む）

【課題】メモリ装置へのアクセス制御を行うメモリ制御装置において、メモリ素子の特性上アクセス動作は一方通行であり対応が難しい。メモリアクセス制御動作中に発生した一過性の異常を検出し、制御状態を初期状態に戻すことにより信頼性を向上させる。
【解決手段】メモリ制御装置においてメモリ制御回路を二つ設けて、自己診断機能により各々のメモリアクセスに必要な信号を比較し、メモリ制御装置内の異常を早期に検出して安全性を向上させる。また、異常検出後にメモリ制御回路を初期化して同期完了し次のメモリアクセス動作を継続するようにして可用性を向上させる。 （もっと読む）

【課題】ライトバック方式のキャッシュメモリを備えた２台の情報処理システムによって構成される二重化情報処理システムにおいて、通常処理の処理効率を低下させることなく、同期化に要する時間を短縮すると共に、同期化中および同期化後の処理能力を向上させる。
【解決手段】待機系情報処理システム200を二重化情報処理システムに組み込むために、動作系情報システム100と待機系情報処理システム200とを同期化させる際、キャッシュコピー手段300は、ライトバック方式の動作系キャッシュメモリ101の内容をライトバック方式の待機系キャッシュメモリ201にコピーし、主記憶コピー手段400は、動作系主記憶装置102の内容を待機系主記憶装置にコピーする。その後、動作系、待機系CPU103、203がタイミングを合わせて同一の処理を開始する。 （もっと読む）

【課題】制御装置間で他の制御装置が実行するコンピュータプログラムを送受信して相互に役割を代替することが可能な構成とする場合に、制御装置が搭載される製品の検査のために記憶してあり、製品の完成後は不要となる検査用コンピュータプログラムが占める記憶領域を、製品完成後に有効に利用して、メモリを効率的に使用することができる制御装置、制御システム及び制御方法を提供する。
【解決手段】記憶部１１ｂを備えるＥＣＵは、検査用プログラム１５ｂを以後実行する可能性が無と判断した場合、記憶部１１ｂにおける検査用プログラム１５ｂが占める領域を上書可能領域に設定し、記憶部１１ａを備えるＥＣＵから送信される制御用プログラム１３ａを受信した場合、これを上書可能領域に記憶して実行することにより、同じ処理を異なるＥＣＵで実行可能な構成とする。 （もっと読む）

【課題】開示のシステムは、復旧に要する時間を短縮することを目的とする。
【解決手段】現用系プロセッサと予備系プロセッサそれぞれにＣＰＵと主メモリを有し、現用系プロセッサで障害が発生すると再開起動手段を起動して障害要因に応じた再開方法を選択し再開起動を行うデュプレックスプロセッサシステムにおいて、再開起動手段は、現用系プロセッサの主メモリから読み出したデータのエラー訂正及び検出符号で訂正不能な誤りの検出時に、当該データを予備系プロセッサの主メモリから読み出して現用系プロセッサの主メモリに書き込んで修復するメモリ修復手段を有し、メモリ修復手段で現用系プロセッサの主メモリのデータを修復したのち障害要因に応じた再開方法を選択して再開起動を行う。 （もっと読む）

【課題】情報処理装置においてエラーが生じた場合に、充分なエラー対応を行なうことができるようにする。
【解決手段】メモリ１６においてエラーが生じた際に、複数のプロセッサ１０のうちの一のプロセッサ１０ａが一のメモリ１６ａに格納されたエラー対処プログラム２０ａを実行し、一のプロセッサ１０ａがエラー対処プログラム２０ａを正常に動作させることができない場合に、他のプロセッサ１０ｂが一のメモリ１６ａとは異なる他のメモリ１６ｂに格納されたエラー対処プログラム２０ｂを実行する。 （もっと読む）

【課題】車両に設けられるＥＥＰＲＯＭ１８の複数の記憶領域に故障コードを等しく記憶させる記憶管理装置にて、故障コードの異常なのか記憶段階で生じた結果なのかを確認可能にし、また、故障コードの復元の機会を不要に失わないようにし、ひいては記憶に関する信頼性を向上させる。
【解決手段】ＥＥＰＲＯＭ１８は、故障コード記憶領域と共に、その故障コード記憶領域への故障コードの記憶が完了したことを表すステータス情報を記憶するステータス情報記憶領域を備え、故障コード記憶領域への故障コードの記憶が完了した後、ステータス情報記憶領域にステータス情報が記憶される。故障コード記憶領域の２面目への故障コード記憶中に電源遮断が生じて３面不一致になっても（（ｃ））、ステータス情報に基づき故障コード記憶領域への故障コードの記憶が未完了と分かり、故障コード記憶領域のデータを適切に復元することができる（（Ｃ））。 （もっと読む）

【課題】 現用系に書き込まれたデータを精度良く高速に予備系にも書き込むことが可能なデータ書込装置およびこれを適用した基地局を提供する。
【解決手段】 基地局は、冗長構成をなし、アドレスに比べ２倍以上の速度でデータを転送しＣＰＵからメモリにデータを書き込む呼処理制御部を含む。呼処理制御部は、現用系ＣＰＵから現用系メモリに転送されるアドレス信号を分岐させて検出し、検出されたアドレスに基づき現用系メモリに書き込まれたデータを現用系ＣＰＵを介して読み出し、検出されたアドレスと同じ予備系メモリのアドレスに、読み出されたデータを書き込むように予備系ＣＰＵに指示する。 （もっと読む）

【課題】適切な制御を行うことが可能な制御装置を提供する。
【解決手段】ＣＰＵ（Ｂ）８０に接続された電源からＣＰＵ（Ｂ）８０へ電力が供給されている間に、特定データをＣＰＵ（Ｂ）８０からＣＰＵ（Ａ）７０に転送するとともに、所定の記憶要求開始条件が成立（記憶要求トリガが発生）した段階で、ＣＰＵ（Ｂ）８０からＣＰＵ（Ａ）７０に対して記憶要求フラグ（ＯＮ）を送信し、記憶要求フラグ（ＯＮ）を受信した段階で、ＣＰＵ（Ａ）７０は、特定データを記憶するとともに、記憶完了後、記憶完了フラグ（ＯＮ）をＣＰＵ（Ｂ）８０に対して送信する。また、各ＣＰＵ間の送受信にエラーが発生して、ＣＰＵ（Ｂ）８０が前記完了情報を受信できない場合には、送受信エラーの種類に応じて、復帰後の制御を変更する。 （もっと読む）

【課題】コストを抑制しつつシステムの信頼性を向上させることができる二重化情報処理システムを提供する。
【解決手段】データのライト時には、第１のサブシステム１０では、メモリインタフェースコントローラ１３からデータをデータ用メモリ装置４１に書き込む。またこのとき、第２のサブシステム２０では、同一データに基づいて、誤り検出訂正回路２４で生成したチェックコードをチェック用メモリ装置４２に書き込む。データのリード時には、両サブシステム１０，２０により、メモリインタフェースコントローラ１３，２３により、データ用メモリ装置４１から所定のデータを読み込むとともに、チェック用メモリ装置４２からそのデータに対応するチェックコードを読み込む。 （もっと読む）

【課題】キャッシュメモリを複数のポートを介して読み書き可能とすることにより、キャッシュメモリに対する更新処理が行われた時点で両プロセッサに搭載されているキャッシュメモリの内容を一致させることができる二重化システム及び系切り換え方法を提供する。
【解決手段】運用系プロセッサ及び予備系プロセッサのいずれかでの障害発生を監視し、運用系プロセッサで発生した場合には予備系プロセッサへ切り替える。キャッシュメモリは同時にデータの読み書きを行うことができる複数のポートを有し、運用系プロセッサのキャッシュメモリコントローラは、キャッシュメモリに対する更新データを、更新処理に用いるポートと相違するポートを用いて予備系プロセッサのキャッシュメモリに対して転送する。予備系プロセッサのキャッシュメモリコントローラは、受信した更新データを、更新処理に用いるポートとは相違するポートを用いて、キャッシュメモリに書き込む。 （もっと読む）

【課題】 サーバーや分散されたデータの管理情報などが必要であった。
【解決手段】 Ｐ２Ｐネットワークを使い、データを冗長分割し、データを一意に表すメタデータより一方向関数でもとめた値をもとにネットワーク上のノードに分散・配置することで管理情報やサーバーをもたずにデータを保全する。また、ユーザー単位にディレクトリィ情報を同様にネットワーク上に分散・配置することで、ディレクトリィ情報についても保全することができる。 （もっと読む）

【目的】 簡単な構成により、故障によるサービス中断を最低限に抑え、かつその際の障害情報を確実に収集可能なことを課題とする。
【構成】 プログラム実行により同一のサービス機能を実現する第１，第２のサービス処理部２１Ａ，２１Ｂと、第１，第２のサービス処理部に対応して設けられ、サービス運用に係る処理情報を記憶する第１，第２のメモリエリア４１Ａ，４１Ｂと、第１又は第２のメモリエリアの記憶情報を退避する退避メモリ６０と、第１，第２のサービス処理部とメモリエリアとからなる対を現用系と待機系として運用するサービス管理部３０とを備え、現用系のサービス処理部２１Ａは、自己の処理情報報を現用系及び待機系のメモリ４１Ａ，４１Ｂに書き込むと共に、サービス管理部３０は、現用系の障害発生により速やかに系を切り替え、かつ旧現用系のメモリエリア４１Ａに記憶されたログ情報を退避メモリ６０に退避する。 （もっと読む）

【課題】 メモリを二重化しても、計算機の継続動作が不可能になり、計算機に求められる信頼性が低下してしまう場合がある。
【解決手段】 同一のデータを保持する第１及び第２のメモリと、入力される読み出し制御信号に基づき第１及び第２のメモリよりそれぞれ読み出されるデータのいずれかを選択するセレクタとを備える二重化記憶装置であって、読み出し制御信号が入力されるとき、読み出し制御信号を識別する識別子を該入力される読み出し制御信号に付与して出力する要求管理部と、第１及び第２のメモリのそれぞれに対して複数のメモリ制御部を有することを特徴とする二重化記憶装置を提供する。
二重化記憶装置は、要求管理部が付与する前記識別子の同一性を確認することにより、同期エラーを検出し、第１のメモリから読み出されるデータか第２のメモリから読み出されるデータのうち、同期エラーが検出されない方の系からのデータが使用されるようセレクタを制御する。 （もっと読む）

【課題】 システム動作に影響を及ぼさずに、運用系メモリに格納されているデータを待機系メモリへ高速にコピーする。
【解決手段】 データ転送部１２ｂは、待機系側のメモリユニット１３が実装されたことを認識すると、運用系メモリ１２ａ内に格納されているデータを読み出して、メモリコピーバス１５を介して待機系側のメモリユニット１３へ転送する。メモリコピー部１３ｂは、メモリコピーバス１５を介して運用系メモリ制御部１２から転送されたデータを、待機系メモリ１３ａへ書き込んで、メモリコピーを行う。書き込み制御部１３ｃは、待機系メモリ１３ａへのメモリコピーを実施している最中に、すでにコピーを完了した領域への書き込みがあった場合、共通バス１４上に現れた書き込みアドレス及び書き込みデータを一時記憶し、メモリコピー終了後に、一時記憶した書き込み内容を待機系メモリ１３ａへ書き込む。 （もっと読む）

【課題】 ペア・アンド・スペア構成の２重化システムにおいて、誤り検出回路、通信インターフェイスおよび制御側システムと待機側システムを接続している通信路が２重化されていないために、これらの故障が発生すると誤ったデータをメモリに書き込んでしまうという課題があった。また、これらの全てを２重化すると、コスト、実装スペース共に増大してしまうという課題もあった。
【解決手段】 サブシステムのそれぞれに誤り検出回路を設け、これらの誤り検出回路で受信したデータからチェックコードを計算し、このチェックコードと受信したチェックコードが一致したときのみ、サブシステム内のメモリ装置にデータを書き込み、一致しないときにエラー処理を行うようにした。通信インターフェイスと通信路をも２重化しなくても、これらの故障によってシステムが誤動作することはない。 （もっと読む）

【課題】 通常時変動しないメモリセルであっても、メモリセルのスタック故障を故障発生からより短時間に検出することができる二重化プロセッサ装置を実現する。
【解決手段】 プロセッサが第１プロセッサ及び第２プロセッサにより二重化され、これら第１プロセッサ及び第２プロセッサにそれぞれ第１メモリ及び第２メモリが設けられた二重化プロセッサ装置に関するものである。
第１メモリと第２メモリに対して、データをそのまま書き込むか反転して書き込むかを指定する反転制御ビットをそれぞれ設定し、第１メモリと第２メモリに設定する反転制御ビットのビット状態は互いに反転関係にし、第１メモリと第２メモリに設定する反転制御ビットを交互に入れ替えるビット設定手段と、反転制御ビットのビット状態に基づいて、第１メモリと第２メモリの一方には非反転データを書き込み、他方には反転データを書き込む書込み制御手段とを設けた。 （もっと読む）

【課題】 プロセッサの多重化構成により実現されている高信頼性制御装置において、記憶装置のソフトエラーまたは固定エラーによる記憶装置のエラーの潜在を防止すること、多ビットエラーに関するエラー検出方法を提供する。
【解決手段】 プロセッサ２と記憶装置３との処理系統を服す備え、複数系統で同じ処理を行う高信頼性制御装置において、自己チェック機能を有する比較装置１を設け、制御サイクル内のアイドル時間に記憶装置をアクセスし、比較動作させることにより、エラー検知を行う。 （もっと読む）