【課題】命令メモリへのアクセス回数を削減し、消費される電力を低減することができる演算処理装置および演算処理方法の提供を図る。
【解決手段】プロセッサと、予め複数の命令が格納されている命令メモリと、前記プロセッサから命令アドレスを受け取り、命令メモリにアクセスして第１命令を読み取る命令展開装置６と、を有し、前記命令展開装置は、前記第１命令が展開可能な命令か否かを判断する展開判定部６４と、前記第１命令が展開可能な命令であれば、同じオペコードでオペランドを同じステップ幅で変化させて２語以上の第２命令に展開する命令展開部６５と、を有し、２語以上の前記第２命令を１サイクルごとに前記プロセッサに出力する。 （もっと読む）

【課題】メモリアクセス回数の低減化を図ること。
【解決手段】圧縮装置１０１は、命令列ＩＳｓを圧縮する。圧縮装置１０１では、アドレスが連続する２つの命令間において、オペコードが同一であり、オペランド間に連続性がある場合に、圧縮をおこなう。たとえば、連続する命令ＩＳ１，ＩＳ２間では、オペコードがともにＡＤＤで、オペランドが１増加している。このため、命令ＩＳ２は圧縮される。同様に、命令ＩＳ３も圧縮される。命令ＩＳ３，ＩＳ４間，命令ＩＳ４，ＩＳ５間，および命令ＩＳ５，ＩＳ６間では圧縮はおこなわれない。命令ＩＳ６については、命令ＩＳ５を無視して、命令ＩＳ４との関係で圧縮が行われる。圧縮命令群ｉｓｓには、復元元となる命令と復元元の命令を参照して復元可能な圧縮命令が混在する。プロセッサ１０２は、圧縮命令群ｉｓｓをフェッチすることで、圧縮命令を復元して命令を実行する。 （もっと読む）

【課題】 パイプライン処理の停止を低減するとともに、ループ処理が実施されている期間のアクセス効率を向上する。
【解決手段】 情報処理装置は、命令を取得するフェッチ部と、命令を解読するデコード部と、フェッチ部から出力される命令を順次記憶する書き込み動作と、ループ処理の範囲に対応する命令を繰り返し出力する読み出し動作とを切り替えて実施する命令バッファ部と、書き込み動作が実施されているとき、フェッチ部から出力される命令をデコード部に出力し、読み出し動作が実施されているとき、命令バッファ部から出力される命令をデコード部に出力する選択部とを有している。 （もっと読む）

【課題】エラーの検出効果を高くする。
【解決手段】演算装置１は、命令制御部１００と、第１オペランド制御部２００と、第２オペランド制御部３００と、演算部４００と、ＮＯＰ検出部５００と、エラー検出部６００と、を備える。ＮＯＰ検出部５００が出力する制御信号に従って、命令制御部１００、第１オペランド制御部２００及び第２オペランド制御部３００は、直前のクロックサイクルで受信した入力信号を試験信号として演算部４００に出力する。エラー検出部６００は、演算部４００が求めた演算結果データと試験演算結果データとを比較し、エラーが発生しているか否かを判別する。 （もっと読む）

【課題】プロセッサにおける可変長命令をプリデコーディングする方法を提供する。
【解決手段】可変命令長プロセッサにおけるプリデコーダは、命令と共に命令キャッシュに格納されたプリデコードビットで命令の属性を表示する。１の長さ命令と関連付けられたプリデコードビットＰＤ０、ＰＤ１の全符号化が定義されるとき、その長さの命令の属性は、異なる長さの命令をエミュレートするために命令を変更し、異なる長さの命令と関連付けられたプリデコードビットの属性を符号化することによって表示される。そのように表示される属性の１つの例は未定義命令である。 （もっと読む）

【課題】本発明の課題は、マイクロプロセッサアーキテクチャの命令セットアーキテクチャにおいて使用される効果的なベクトルマスク生成技術を提供することである。
【解決手段】本発明によると、上記課題は、ベクトルマスクを格納するための第１処理を検出する第１ロジックと、前記第１処理より以前のベクトルマスク値を生成するための最新の第２処理を特定する第２ロジックと、前記第２処理が特定される場合、前記第１処理の実行を回避する第３ロジックとから構成されることを特徴とするプロセッサにより解決される。 （もっと読む）

【課題】 汎用レジスタのようなアーキテクチャ・リソースへの依存を軽減し、新しい命令を用いるソフトウェア・バージョンの機能及び性能を改善する、既存のアーキテクチャと整合性が取れた新しい命令機能を提供する。
【解決手段】 コンピュータが、１組の汎用レジスタ（ＧＰＲ）を利用する。各々のＧＰＲは、複数の部分を含む。大容量ＧＰＲモードで動作するオペレーティング・システム及びアプリケーションのようなプログラムは、ＧＰＲ全体にアクセスするが、小容量ＧＰＲモードで動作するアプリケーションのようなプログラムは、一度に一部分にしかアクセスすることができない。小容量ＧＰＲモードにおいて、命令オペコードは、どの部分にアクセスするかを決定することができる。 （もっと読む）

【課題】実行可能な命令を増やした場合でも、高速に演算が可能なプロセッサを提供する。
【解決手段】プロセッサ１は、命令に応じて行われる処理の内容に基づいて、実行可能な命令を、Ｍタイプ命令、Ｒタイプ命令、Ｊタイプ命令、Ｂタイプ命令の４つの命令タイプに分類する命令デコーダCTRLを備える。またプロセッサ１は、命令タイプに対応して設けられたパイプラインレジスタ１１〜１４を備えている。命令デコーダCTRLは、命令に含まれる識別コードに基づいて、実行対象の命令の命令タイプを解読する。また命令デコーダCTRLは、命令の命令タイプに基づいて汎用レジスタブロックREGに格納されたデータや命令内のパラメータを対応するパイプラインレジスタに格納する。 （もっと読む）

【課題】用途に応じて同一マイクロプロセッサを使い分ける場合に、命令デコード、命令実行などにより規定される最大動作周波数の制約が発生する。
【解決手段】本発明は、例えば、用途に応じて、最大動作周波数を可変にするために、命令または命令セットの一部を無効化させることを特徴とする。一例として、命令を、メモリから読み出してフェッチする命令フェッチ部と、命令フェッチ部でフェッチした命令に対するデコード処理を行う命令デコード部と、デコード後の命令に対する処理を実行する命令実行部とを有して構成されるマイクロプロセッサにおいて、前記命令デコード部が、外部設定値を入力とし、外部設定値によって、一部の命令をデコード対象から除外すること、または低速化させることを特徴とする。 （もっと読む）

【課題】プレフィックス付きの命令を含む命令セットにおいて効率的なスーパースカラ命令発行と低消費電力とを実現する。
【解決手段】命令コードに対して、プレフィックスコードか、それ以外の命令コードかを判定し、その判定結果と前記１６ビットの命令コードとを出力する命令フェッチ部（ＦＴＣ）を採用すると共に、その判別結果に基づいて命令コードデコードするデコーダ（ＢＤＹＤＥＣ１，ＢＤＹＤＥＣ２）とプレフィックスコードをデコードするデコーダ（ＰＲＦＤＥＣ１，ＰＲＦＤＥＣ２）とを別々に配置する。さらに、プレフィックスはこれが修飾する１６ビットのような固定長命令コードよりも先にデコーダに供給される。プレフィックスコードの後続の固定長命令コードは、プレフィックスコードのデコーダと同じパイプライン（Ｐｉｐｅ１，Ｐｉｐｅ２）のデコーダに供給される。 （もっと読む）

【課題】ソフトウェアが介在することなく、複数の製品グレード、及び、仕様変更等に柔軟に対応できる信号処理装置、表示制御装置、及び、信号処理装置のレジスタ設定方法を提供する。
【解決手段】外部入力されるオペレーションコードから内部の制御コードへの変換データを保持するレジスタ１１と、レジスタ１１の値に基づいて前記オペレーションコードを前記制御コードに変換するデコーダ１２と、デコーダ１２により変換された制御コードに基づいて所定の処理を実行する単一または複数の信号処理部１３を備えている信号処理装置１であって、レジスタ１１を初期化するリセット回路１４を備え、リセット回路１４によるリセット解除後にレジスタ１１に前記変換データを設定する変換データ設定部１５を備えている。 （もっと読む）

【課題】汎用レジスタの書き込み／読み出し回数の低減および消費電力の低減が可能なパイプライン型プロセッサを提供する。
【解決手段】ＥステージとＷＢステージの間に配置されたパイプラインレジスタ１、２が、保持しているデータの有効性を示すデータ有効フラグ（Ｆ１、Ｆ２）および保持しているデータの前記汎用レジスタへの書き込みを制御する書き込み制御フラグ（Ｗ１、Ｗ２）を格納する領域を有し、データ有効フラグが「有効」を示すときは、汎用レジスタ１００の代わりにパイプラインレジスタ１、２を読み出すバイパス回路３を備え、書き込み制御フラグによる汎用レジスタ１００への書き込み終了後も、パイプラインレジスタ１、２に保持されているデータを引き続き保持し、先行命令とデータ依存関係にある後続命令の実行時に、バイパス回路３を介してＥステージへ供給する。 （もっと読む）

【課題】再構成可能な論理回路の再構成時間を短縮し、データ処理の高速化は図ることができるようにしたデータ処理装置を提供する。
【解決手段】回路情報源１５に論理回路Ｂの論理回路Ａとの差分回路情報Ｗ（Ａ→Ｂ）を保持させる。論理再構成制御部１６は、再構成可能な論理回路１２に論理回路Ａを再構成して論理回路Ａに任されている処理を実行させた後、再構成化可能な論理回路１２に論理回路Ｂを構成する場合、回路情報源１５から論理回路Ｂの論理回路Ａとの差分回路情報Ｗ（Ａ→Ｂ）を読み出し、再構成可能な論理回路１２内の再構成を必要とする番地の情報と、再構成する番地の回路情報とを回路情報保持レジスタ１９に転送する。 （もっと読む）

プログラムで混用されることができる少なくとも２つの長さの命令を有する可変長命令を取得し実行することが可能なプロセッサにおけるプレデコード修復キャッシュが説明される。命令キャッシュは、少なくとも、第１の長さを有する命令と第１の長さより長い第２の長さを有する命令とを命令キャッシュ・ラインに格納するように動作可能である。プレデコーダは、命令キャッシュから取得した修復されたプレデコード情報を形成するための、無効プレデコード情報を有する命令をプレデコードするように動作可能である。プレデコード修復キャッシュは、命令キャッシュ内の２つのキャッシュ・ラインにまたがる第２の長さの命令に関係づけられた修復されたプレデコード情報を格納するように動作可能である。また、プレデコード修復キャッシュを満たすための方法、および２つのキャッシュ・ラインにまたがる命令を実行するための方法が説明される。 （もっと読む）

【課題】プログラム格納用のメモリサイズを小さくする。
【解決手段】ソースプログラムをオブジェクトプログラムに変換する際に、同一のレジスタを続けて使用する命令コードが複数ある場合に、これらの命令コードが連続するように変換する。また、変換したｍビットの命令コードの内で有効ビット数がｎビット以下の命令コードに対しては、下位のビット位置に無効ビットを配置すると共にレジスタを指定するオペランドを上位の一定のビット位置に配置する。一方、命令コードの有効ビット数がｎビットを越える命令コードに対しては、レジスタを指定するオペランドを削除する。この結果、オブジェクトプログラムを構成する各命令コードの有効ビット数はｎビット以下になる。従って、上位ｎビットをプログラム格納用のメモリに書き込むことで、プログラム格納用のメモリサイズを小さくすることができるという効果がある。 （もっと読む）

【課題】特定の命令の実行時の消費電力を低減させることのできるマイクロプロセッサを提供する。
【解決手段】プロセッサコア３は、命令フェッチ部３１および命令デコード部３２を備え、命令キャッシュ１からフェッチした命令のパイプライン処理を行う。命令解析部２は、命令キャッシュ１へ入力される命令が特定命令格納部２１に格納された命令であるかどうかを解析して命令解析情報を出力する。命令キャッシュ１のタグ格納部１２内の命令解析情報記憶領域１３は、命令解析部２から出力された命令解析情報を記憶する。プロセッサコア３の特定命令実行制御部３４は、命令フェッチ部３１が命令キャッシュ１から命令をフェッチするときに、その命令に対する命令解析情報を命令解析情報記憶領域１３から読み出し、その命令が特定の命令であることを読み出した命令解析情報が示しているときは、命令フェッチ部３１および命令デコード部３２の動作を制御する。 （もっと読む）

【課題】フェッチ回数とプログラムコードを共に削減することが可能な、命令コード圧縮方法と命令フェッチ回路を提供する。
【解決手段】演算コードＯＰＣＯＤＥ等を含む上位ビット群と、オペランドＯＰＲ２等を含み上位ビット群と同じビット数の下位ビット群とで構成される命令コードの下位ビット郡に再利用フラグＲを設け、一連の命令コードの内で上位ビット群が同一である命令コードが２Ｎ＋１（但し、Ｎは１以上の整数）個連続するときに、その連続する命令コードの内の２ｎ（但し、ｎは１以上でＮ以下の整数）番目の命令コードと２ｎ＋１番目の命令コードの下位ビット群の各再利用フラグＲを“１”にセットすると共に、これらの２ｎ番目と２ｎ＋１番目の命令コードの下位ビット群を統合して１つの圧縮命令コードに置き代える。 （もっと読む）

【課題】プログラムサイズを削減する。
【解決手段】プロセッサは、複数のレジスタと、メモリから命令を読み出す命令読出回路と、命令読出回路によって読み出された命令が、複数のレジスタに格納されているデータの退避を指示する命令である場合、レジスタごとにデータを所定の記憶領域に退避する命令を生成する命令生成回路と、メモリから読み出された命令、および、命令生成回路によって生成された命令を実行する命令実行回路と、を備える。 （もっと読む）

本発明は、プロセッサ内の命令を復号するための復号ユニットを提供する。復号ユニットは、オペレーションコード復号ロジック、オペランド復号ロジック、および１６ビット入力を有する。オペレーションコード復号ロジックは、入力の５ビットを使用してオペレーションコードを決定する働きをし、オペランド復号ロジックは、入力の残りの１１ビットから、可能な１２個の２進値のうちの１つをそれぞれ有する３つの４ビットオペランド要素を決定する働きをする。オペランド復号ロジックは、１１ビットの符号化グループを復号して３つのオペランド要素の各オペランド要素の第１の部分を決定し、１１ビットの逐語的グループを逐語的に読み出して３つのオペランド要素の各オペランド要素の第２の部分を決定する働きをする。
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