【課題】プロセッサが有している機能を利用して、実際の使用に適した形で実行可能な命令数を増加したプロセッサの実現。
【解決手段】命令を実行する演算部23,33と、演算部で実行する命令をデコードし、オペコードを出力する命令デコード部32と、割り込み信号を受け付ける割り込みレジスタ36と、を有し、命令デコード部は、命令に対応させてオペコードを記憶した命令コードマップを有し、入力された命令に応じてオペコードを出力し、命令コードマップは、命令の一部である追加命令に対して出力するオペコードのセットを切替オペコードとして複数セット記憶しており、割り込み信号に応じて切替オペコードのセットを切り替えるプロセッサ。 （もっと読む）

【課題】本発明の課題は、マイクロプロセッサアーキテクチャの命令セットアーキテクチャにおいて使用される効果的なベクトルマスク生成技術を提供することである。
【解決手段】本発明によると、上記課題は、ベクトルマスクを格納するための第１処理を検出する第１ロジックと、前記第１処理より以前のベクトルマスク値を生成するための最新の第２処理を特定する第２ロジックと、前記第２処理が特定される場合、前記第１処理の実行を回避する第３ロジックとから構成されることを特徴とするプロセッサにより解決される。 （もっと読む）

【課題】 ロスレスのデータ圧縮処理で，被圧縮データをより高い圧縮率で圧縮できるようにする。
【解決手段】 データ圧縮装置１は，入力された被圧縮データのデータ列からビット値が一致する繰り返し部分を検出して相対位置と一致長とを求め，相対位置と一致長とを用いて繰り返し部分を符号化する処理と，被圧縮データから繰り返し部分以外の部分について命令コードの区切り位置を分析し，区切られた命令コードをビット単位でオペコードとオペランドとに分離し，分離したオペコードとオペランド各々を符号化する処理とを行って圧縮データを生成する。 （もっと読む）

【課題】 本発明は、実行命令を生成する装置、システム、及び方法を提供する。
【解決手段】 本発明の実施例は、実行命令を生成する装置、システム、及び方法を提供する。いくつかの説明のための実施例は、所定の実行可能なフォーマットの実行命令を、メモリーアドレスを表すメモリーアクセス命令のメモリーアドレスデータに基づき生成する段階を有する。他の実施例も説明及び請求される。本発明のいくつかの説明のための実施例は、受信したメモリーアクセス命令のアドレスデータに基づき所定の実行可能なフォーマットの実行命令を生成する装置、システム、及び／又は方法を有する。本発明のいくつかの説明のための実施例では、メモリーアドレス命令は、少なくとも部分的に実行命令に変換されて良い。 （もっと読む）

【課題】従来の情報処理システムでは、複数の演算ユニットにおける演算の組み合わせの自由度が低い問題があった。
【解決手段】本発明の情報処理システムは、プログラムに応じた情報処理を行う情報処理システムであって、第１の入力値と第２の入力値とに対して第１の演算を行う第１の演算器と、第１の入力値と第２の入力値とに対して第２の演算を行う第２の演算器と、第１の演算器が出力する第１の出力値と第２の演算器が出力する第２の出力値とのいずれか一方を選択信号ＳＣ０に基づき選択して出力するセレクタと、をそれぞれ含む複数の演算ユニットを有する実行ユニットＥＸ１と、演算命令Ｓ１をデコードして演算ユニット毎の選択信号ＳＣ０の値を決定するデコーダ２１と、を有し、デコーダ２１は、プログラム毎に演算命令Ｓ１に対応する選択信号ＳＣ０の値を決定する。 （もっと読む）

【課題】複数のデータ語長に対応したビットリバース処理を効率良く行える信号処理プロセッサ及び半導体装置を提供すること。
【解決手段】本信号処理プロセッサ１００は、アドレス・レジスタ１２２と、アドレスデータに基づくメモリアクセスの対象となるデータの属性情報をアドレス・レジスタに関連付けて記憶する属性情報保持部１２４と前記デコード信号と、前記アドレス・レジスタに記憶されるアドレスデータに基づいてアクセスアドレスを生成し、メモリにアクセスするメモリアクセス部１７０を含み、メモリアクセス部１７０は、アクセスアドレスの所与の範囲のビットを所定の規則に従って入れ替えるビットリバース処理を行うビットリバース処理部１４１、１６１を含み、前記アクセスアドレスに対応した前記アドレス・レジスタに関連付けて記憶されている前記属性情報に基づいて、ビット入れ替え対象となる前記所与の範囲を制御する。 （もっと読む）

【課題】例えばＳＩＭＤ浮動小数点積和演算等における各種演算組み合わせを少ない命令種別コード数で実現する。
【解決手段】演算装置１が、一の命令における一以上の未使用ビットに、該一の命令によって実行される通常処理とは異なる拡張処理の実行指示をレジスタ１１と演算器１２ｂ，１２ｅとの少なくとも一方に対して行なう拡張指示情報を設定する設定部２０を有する。 （もっと読む）

本発明は、プロセッサ内の命令を復号するための復号ユニットを提供する。復号ユニットは、オペレーションコード復号ロジック、オペランド復号ロジック、および１６ビット入力を有する。オペレーションコード復号ロジックは、入力の５ビットを使用してオペレーションコードを決定する働きをし、オペランド復号ロジックは、入力の残りの１１ビットから、可能な１２個の２進値のうちの１つをそれぞれ有する３つの４ビットオペランド要素を決定する働きをする。オペランド復号ロジックは、１１ビットの符号化グループを復号して３つのオペランド要素の各オペランド要素の第１の部分を決定し、１１ビットの逐語的グループを逐語的に読み出して３つのオペランド要素の各オペランド要素の第２の部分を決定する働きをする。
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【課題】
メモリアレイの規模を低減しつつ、柔軟性の高いデジタル信号処理を行う。
【解決手段】
プログラムメモリアレイ回路１３０に記憶される各命令語におけるＮＯＰ制御フィールドを設ける。そして、各命令語におけるＮＯＰ制御フィールドに対応する実行命令語ＩＷにおける無操作制御指定信号ＮＣＴの値と、プログラムカウンタ回路１１０によるプログラムカウントの周回回数のカウント結果値の組み合せに応じて、無操作制御回路１７０が、アキュムレータ回路１６０へのラッチ制御信号ＡＬＣを変化させることにより、各命令語の実質的な実行周期を制御する。 （もっと読む）

【課題】レジスタの選択処理の高速化を図る。
【解決手段】プログラムコードには、オペランド１０によって所定のレジスタが指定されている。プログラムコードより読み込まれたオペランド１０は、オペランド保持部１に格納されるとともに、レジスタ指定修飾部２へ出力される。レジスタ指定修飾部２は、プログラムコードより読み込まれたオペランド１０とともに、制御信号５を入力し、オペランド１０内の修飾フィールドの値を入力した制御信号の値に応じて修飾する。レジスタ選択部３は、修飾されたオペランド１０によって指定されるレジスタを選択し、アクセス可能とする。 （もっと読む）

【課題】論理的・物理的規模の増大を最小限とし、データ処理速度を向上する。
【解決手段】命令中のディスプレースメント（基準アドレス）と、汎用レジスタ（ＥＲ０〜ＥＲ７）に割当てられるインデックスレジスタが保有する情報とから実効アドレスを計算するアドレッシングモードを設ける。メモリをアクセスするサイズに応じて、バイトであればインデックスレジスタの値を×１とし、ワードであれば×２というようにシフトする。実効アドレスの計算に、前記拡張およびシフトを含むことにより、命令数を削減し、実行ステート数も短縮できる。配列の大きさは、アドレス空間の大きさより小さいから、汎用レジスタの上位を、別のデータレジスタとして使用し、汎用レジスタに配置できるデータの量を増加でき、メモリとのリードライトの回数を削減することによって、命令数を更に削減し、プログラム容量を削減することができる。 （もっと読む）

【課題】 本発明の課題は、マイクロプロセッサアーキテクチャの命令セットアーキテクチャにおいて使用される効果的なベクトルマスク生成技術を提供することである。
【解決手段】 本発明によると、上記課題は、ベクトルマスクを格納するための第１処理を検出する第１ロジックと、前記第１処理より以前のベクトルマスク値を生成するための最新の第２処理を特定する第２ロジックと、前記第２処理が特定される場合、前記第１処理の実行を回避する第３ロジックとから構成されることを特徴とするプロセッサにより解決される。 （もっと読む）

【課題】 同一の命令コードを各種データ長のデータを処理対象とする各命令として解釈するようにしたマイクロプロセッサを提供する。
【解決手段】 マイクロセッサのデコード部にデータ長選択用情報を保持するデータ長保持回路を設け、レジスタＲ１に８ビットの即値データを格納する命令等の汎用レジスタに格納したデータのデータ長を特定する命令を予め第１種命令として定めておき、データ長を明示的に特定しない命令つまり各種データ長のデータを処理対象とし得る命令であって、汎用レジスタに格納されているデータを処理対象とする命令を、予め第２種命令として定めておき、デコード部は、第１種命令をデコードする際にその第１種命令に応じてデータ長選択用情報を更新し、第２種命令については、データ長選択用情報を参照することによりデータ長を特定してその第２種命令をデコードする。 （もっと読む）

【課題】 オペコード以外のフィールドが全てパラメータとして設定される命令コードについても複数の命令を割り当てることができる命令コードの符号化方式を提供する。
【解決手段】 ＣＰＵのデコーダは、指定した汎用レジスタｒｎ内でソースビットの内容をデスティネーションビットに転送するｂｍｏｖ命令を実行する際に、双方が同じビットに指定されている場合は、コンディションコードレジスタ内に配置されるキャリーフラグ［Ｃ］の内容を、レジスタｒｎのデスティネーションビットに転送する処理を実行する。 （もっと読む）

【課題】 本発明は、各命令とそれに割当てられるオペコードとの関係を変更可能な構成としたプロセッサ及びそのようなプロセッサで実行するプログラムを生成し実行する方法を提供することを目的とする。
【解決手段】 プロセッサは、オペコードを格納する命令バッファと、複数のオペコードと複数の命令との一対一の対応関係を保持し、命令バッファから入力として受け取ったオペコードに対応する命令を対応関係に基づいて特定し、特定された命令を示す信号を出力する命令デコーダと、命令デコーダが出力する信号に応じて命令動作を実行する制御回路を含み、命令デコーダは対応関係が可変に設定可能なように構成されることを特徴とする。 （もっと読む）

【課題】実行可能な命令を多数実装しつつも、基本命令長を短くでき、コード効率を向上させることが可能なデータ処理装置を提供すること。
【解決手段】並列に実行する他方の命令のオペレーションについて、１６ビットのサチュレーションを行なうことを指示するＭＯＤ＿ＳＡＴ命令が左コンテナに配置され、ＡＤＤ命令が右コンテナに配置されている。命令デコード部がこれらの命令をデコードするときに、命令実行部に対してサチュレーション処理を伴ったＡＤＤ命令の実行を指示する。したがって、命令の組合せによって多くの命令のオペレーションを修飾でき、基本命令長を短くできると共に、コード効率を向上させることが可能となる。 （もっと読む）

【課題】 マイクロプロセッサおよびその制御方法における実行プログラムのコードサイズ縮小を実現する。
【解決手段】 本発明のマイクロプロセッサおよびその制御方法は、複数の直接実行可能な命令で構成され、プログラム中のマクロ命令ＡまたはＢに基づいて選択、実行される命令セットＡおよびＢと、命令セットＡおよびＢが格納される書き換え可能な定義メモリ１１と、マクロ命令ＡまたはＢに基づいて定義メモリ１１の命令セットＡまたはＢを実行する前に、プログラム中でマクロ命ＡまたはＢの直後に配置された修正情報Ａ１、Ａ２、またはＢ１に基づいて命令セットＡまたはＢを修正し、修正された当該命令セットを実行するＣＰＵ１３を有する。 （もっと読む）

【課題】 プリフィックス命令を含む命令セットを有する情報処理装置におけるパイプライン制御を簡略化して高速実行可能な情報処理装置を提供する。
【解決手段】 情報処理装置１は、フェッチ回路１２の複数の命令キューにそれぞれフェッチされた複数の命令コードの内のいずれか１つを命令選択回路１５に選択させる命令コードセレクト信号を発生するセレクト信号発生回路２６と、命令選択回路１５で選択された命令コードを条件によってプリフィックス命令に変換する命令コード変換回路１７と、プリフィックス命令コードをノンオペレーション命令コードとみなすデコード回路１８と、フェッチ回路１２の複数の命令キューにそれぞれフェッチされたターゲット命令を表す命令コード及びプリフィックス命令を表す少なくとも１つの命令コードに基づいて、ターゲット命令のデコードを行うプリフィックスデータ生成回路１３とを具備する。 （もっと読む）

【課題】他のプログラムを使うことなく命令変更をすることができ、プログラムサイズを変更することなく簡単に即値やオペコードを変更させることができ、命令解釈の論理と命令セットの解釈を容易に変更できて、他のマイクロプロセッサをエミュレーションすることができるようにする。
【解決手段】ＡＬＵの生成するコンディションコードが変更命令の実行を示していればＡＬＵの演算結果と命令メモリの書き込み制御信号を命令変更バスに出力して命令メモリを変更して、同時にインターロック信号を生成する命令メモリ変更部を備える。また、命令メモリに記憶された命令を解釈するＬＵＴやマイクロメモリに対して、変更命令の実行時には、ＬＵＴやマイクロメモリの内容を変更する命令メモリ変更部とＬＵＴ変更部、マイクロメモリ変更部を備える。 （もっと読む）

実行のためにプロセッサに後に送出されるプログラム語を圧縮解除するためのシステム。プログラム語のフィールドは、演算とオペランドとの間の規則性に基づいて圧縮される。結果的に得られたマイクロコードは、プログラムメモリに格納され、動的プログラム圧縮解除装置、すなわちdyprode（２０）に与えられる（２８）。dyprode（２０）は、レジスタ（３２，３４，３６，３８，４４）およびマルチプレクサ（４０，４２）を用いて組立てられ、クロック（２４）、リセット信号（２２）、およびマイクロコード（２６）によって駆動される。dyprode（２０）は、各サイクルにおいて、プログラム語の圧縮されていないフィールド（３０）を生じる。リアセンブルされたプログラム語は次に、プロセッサに渡される。dyprodeシステムは、必要とされるプログラムメモリを減らし、オフチップのプログラムメモリにマイクロプロセッサを接続するのに必要とされるバスのサイズを縮小し、ＣＭＯＳプロセッサの設計における消費電力を減らす。なぜなら、未使用のサイクル中においてレジスタファイル内のトグル率が低下するためである。dyprodeは、最後の有用な演算中に割当てられた値に、制御および読出アドレスをフリーズする。
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