【課題】 パイプライン処理の停止を低減するとともに、ループ処理が実施されている期間のアクセス効率を向上する。
【解決手段】 情報処理装置は、命令を取得するフェッチ部と、命令を解読するデコード部と、フェッチ部から出力される命令を順次記憶する書き込み動作と、ループ処理の範囲に対応する命令を繰り返し出力する読み出し動作とを切り替えて実施する命令バッファ部と、書き込み動作が実施されているとき、フェッチ部から出力される命令をデコード部に出力し、読み出し動作が実施されているとき、命令バッファ部から出力される命令をデコード部に出力する選択部とを有している。 （もっと読む）

【課題】命令実行回路の消費電力を低減させる。
【解決手段】複数の命令により構成されるプログラムの一部分を記憶する第１記憶素子、及び前記プログラムの他の部分を記憶し前記第１記憶素子よりも消費電力が少ない第２記憶素子を有する記憶回路と、命令のアドレスを前記記憶回路に対して出力し前記アドレスに記憶されている命令を取得して実行するプロセッサと、前記アドレスに記憶されている命令を出力させるためのイネーブル信号を、前記命令を記憶している前記第１記憶素子及び前記第２記憶素子のうちのいずれか一つに対して出力するアドレスデコーダと、を備え、前記プログラムの前記他の部分は前記プロセッサに特定の命令を繰り返し実行させるループ処理が記述された部分であり、前記プログラムの前記一部分は前記ループ処理以外の処理が記述された部分であることを特徴とする命令実行回路。 （もっと読む）

【課題】実行結果の再利用による再利用区間における処理時間を短縮させる
【解決手段】履歴メモリ４３０は、関数の識別情報ごとに関数の入力値および実行結果を関連付けて実行履歴として保持する。命令デコーダ３２０は、フェッチ部３１０からの関数を予告する予告命令に含まれる関数の識別情報を実行履歴検索部４１０に供給する。また、命令デコーダ３２０は、予告命令の後に読み出される命令のうち、関数の入力値を設定する入力値設定命令に基づいて、入力選択部３３２から出力される入力値を実行履歴検索部４１０に取得させる。実行履歴検索部４１０は、関数の呼出し命令の前に、その取得された識別情報および入力値と一致する実行履歴を検索する。実行結果出力部４２０は、実行履歴検索部４１０により検出された実行結果を実行部３３０に出力する。フェッチ部３１０は、関数の次に読み出すべき命令を読み出す。 （もっと読む）

【課題】値再利用（メモ化：Memoization）の際、実行結果を保存しておくメモリから実行結果を退避させることにより、値再利用の効率を改善させる。
【解決手段】履歴メモリ４３０は、実行結果が再び利用される再利用区間の実行結果を実行履歴として保持する。主記憶部１３０は、再利用区間のうち実行が反復される反復再利用区間の実行結果を退避履歴として保持する。履歴制御部５１０は、反復再利用区間の実行結果であるループ個別履歴に基づいて、退避履歴およびループ代表履歴を生成する。これにより、反復再利用区間の実行結果を退避履歴として主記憶部１３０に退避するとともに、その実行結果を含むループ個別履歴の代わりにループ代表履歴を履歴メモリ４３０に登録する。 （もっと読む）

ＳＩＭＤ積和演算動作を行うための装置及び方法は、制御信号に応答して多数のデータ要素に対してデータ処理動作を並列に行うＳＩＭＤデータ処理回路を含む。命令デコーダ回路は、ＳＩＭＤデータ処理回路と結合され、プログラム命令に応答して要求される制御信号を生成する。命令デコーダ回路は、入力オペランドとして入力データ要素の第１ベクトル、係数データ要素の第２ベクトル、及び要求される複数の反復を示すスカラー値を有する単一の命令（本明細書では、繰返し積和演算命令と呼ぶ）に応答して、ＳＩＭＤ処理回路を制御する制御信号を生成し、これらの制御信号に応答して、ＳＩＭＤデータ処理回路は積和演算プロセスの複数の反復を行い、各反復は、Ｎ個の積和演算データ要素をもたらすために並列なＮ個の積和演算動作の遂行を含む。各反復について、ＳＩＭＤデータ処理回路は、前記第１ベクトルからＮ個の入力データ要素と、Ｎ個の入力データ要素の各々と乗算されるべき第２ベクトルから単一係数データ要素とを求める。積和演算プロセスの最後の反復においてもたらされたＮ個の積和演算データ要素は、次いで、Ｎ個の積和演算結果をもたらすために用いられる。この機構は、例えばＦＩＲフィルタプロセスに要求されるような、ＳＩＭＤ積和演算動作を行うための特にエネルギー効率の良い機構を提供する。
（もっと読む）

【課題】本発明は、サイクル数、命令長の増大を抑え、条件分岐処理を高速化する処理装置を提供する。
【解決手段】開示される処理装置は、命令セットとして、１つ又は複数の条件の各々に対応する比較演算を行い、前記比較演算の結果と、指定した分岐条件値との間での比較演算に基づき、指定した分岐先に分岐する複合条件分岐命令と、前記条件を設定する条件設定命令と、を含み、条件設定命令で指定された複合条件を記憶する複合条件設定記憶部（１）と、複合条件分岐命令の実行時に、複合条件設定記憶部（１）のうち複合条件分岐命令で指定された複合条件の各条件を比較する複数の比較器を有する条件比較部（２）と、前記条件比較部（２）の複数の比較器で行われた比較演算の結果と、複合条件分岐命令で指定された分岐条件値とを比較した結果を用いて、前記分岐先へ分岐するか否かを判定する複合条件分岐判定部（３）とを備えている。 （もっと読む）

【課題】連続する複数の命令を共有化することによって、命令数を削減する。
【解決手段】複数回の演算を行うための間接命令を含むプログラムをメモリ１０１から読み出し、当該間接命令を解釈する間接命令解釈手段１０４と、前記間接命令解釈手段１０４の解釈結果に基づいて、１回の演算を行うための直接命令を生成する直接命令生成手段１０５と、前記直接命令生成手段１０５によって生成された直接命令を実行する直接命令実行手段１０８と、を備えたことを特徴とする演算装置が提供される。 （もっと読む）

コンピュータアレイ（１０）は、複数のコンピュータ（１２）を有する。コンピュータ（１２）は、隣接するコンピュータと直接通信し、アレイ内の他のコンピュータと間接的に通信する。コンピュータは、データおよび／または命令を含むデータ語を渡す。４つもの命令を、１８ビットのデータ語１つに含むことができる。４つの命令は一度に伝達されるため、４つもの命令で構成されるマイクロループ全体を通信することができる。本発明のコンピュータは、その入力レジスタから直接命令を実行できる。
（もっと読む）

【課題】高データ密度のＲＩＳＣプロセッサ。
【解決手段】ＲＩＳＣプロセッサは、プログラムの実行に必要とされる命令の数と、クロック期間と、命令当たりの平均クロック数との間の関係を最適化することに加えて、Ｓがビットでのプログラム命令のサイズであり、ＩＳがプログラムを表すために必要な命令の静的数（実行によって必要とされる数ではない）であり、ＢＩが命令あたりの平均ビット数である式：Ｓ＝ＩＳ＊ＢＩを最適化するように設計されている命令セットを実行する。通常のＲＩＳＣアーキテクチャと比較すると、このプロセッサは、クロック期間および命令当たりの平均クロック数の増加を最小限にとどめながら、ＢＩおよびＩＳの両者を低下させる。このプロセッサは、ロード／記憶アーキテクチャを備えた汎用レジスタを含むＲＩＳＣ原理に基づいた固定長の高性能符号化における良好なコード密度を達成する。 （もっと読む）

データ・プロセッサ（２００）は、プログラム計数器（２２０）で指示された命令メモリ（２１０）からの命令を実行する演算実行ユニット（２２５）を含む。ループ制御回路（２３０）は、レジスタ・バンク（２３２）に複数の命令ループのためのそれぞれの関連ループ情報を格納する。ループ情報は、少なくともループの終了の指示およびそのループが実行されるべき回数を指示するループ回数を含む。ループ制御回路（２３０）は、ループの１つを実行する必要があることを検出し、前記検出に応答して、対応するループのためのループ情報をロードし、さらにロードされたループ情報に従ってその対応するループを実行するようにプログラム計数器を制御する。ループ情報はループ初期化命令（２４０）に応答して初期化され、そして、初期化命令は、ループ情報によって初期化されるループの開始の前に、この開始と無関係に発行される。
（もっと読む）

データ処理装置は、命令アドレスによってアドレス指定される命令ワードを出力するようになっている命令メモリシステムを有している。命令実行ユニットは、命令ワードからの複数の命令を並行して処理する。検出ユニットは、複数の範囲のうちのどの範囲に命令アドレスが存在するかを検出する。検出ユニットは、命令実行ユニットおよび／または命令メモリシステムに結合され、検出された範囲に応じて命令ワードからの複数の命令を命令実行ユニットが並行して処理する方法を制御する。一実施形態において、命令実行ユニットおよび／または命令メモリシステムは、検出された範囲に応じて、並行に処理される命令ワードからの命令の数を決定する命令ワードの幅を調整する。
（もっと読む）

【課題】短い命令長で多くのレジスタを扱うことにより、短い命令長で多くの命令を実装し、コード効率のよい高性能で低コストなデータ処理装置を実現する。
【解決手段】入力ポインタ更新回路５１４は、ＲＭラッチ５０１の値が“１”の場合には、ＲＢＣラッチ５１１の値、ＢＩＰラッチ５１３の入力ポインタ、及び命令デコード部２１３（第１デコーダ２１４）からの入力ポインタ更新情報に従い入力ポインタを更新する。出力ポインタ更新回路５１８は、ＲＢＣラッチ５１１の値、ＢＯＰラッチ５１７の出力ポインタ、及び命令デコード部２１３（第１デコーダ２１４あるいは第２デコーダ２１５）からの出力ポインタ更新情報に従い出力ポインタを更新する。レジスタマッピング回路５３１は入力ポインタ更新回路５１４，出力ポインタ更新回路５１８等の出力情報に基づき論理レジスタ番号を物理レジスタ番号にマッピングする。 （もっと読む）