命令実行回路
【課題】命令実行回路の消費電力を低減させる。
【解決手段】複数の命令により構成されるプログラムの一部分を記憶する第１記憶素子、及び前記プログラムの他の部分を記憶し前記第１記憶素子よりも消費電力が少ない第２記憶素子を有する記憶回路と、命令のアドレスを前記記憶回路に対して出力し前記アドレスに記憶されている命令を取得して実行するプロセッサと、前記アドレスに記憶されている命令を出力させるためのイネーブル信号を、前記命令を記憶している前記第１記憶素子及び前記第２記憶素子のうちのいずれか一つに対して出力するアドレスデコーダと、を備え、前記プログラムの前記他の部分は前記プロセッサに特定の命令を繰り返し実行させるループ処理が記述された部分であり、前記プログラムの前記一部分は前記ループ処理以外の処理が記述された部分であることを特徴とする命令実行回路。
【解決手段】複数の命令により構成されるプログラムの一部分を記憶する第１記憶素子、及び前記プログラムの他の部分を記憶し前記第１記憶素子よりも消費電力が少ない第２記憶素子を有する記憶回路と、命令のアドレスを前記記憶回路に対して出力し前記アドレスに記憶されている命令を取得して実行するプロセッサと、前記アドレスに記憶されている命令を出力させるためのイネーブル信号を、前記命令を記憶している前記第１記憶素子及び前記第２記憶素子のうちのいずれか一つに対して出力するアドレスデコーダと、を備え、前記プログラムの前記他の部分は前記プロセッサに特定の命令を繰り返し実行させるループ処理が記述された部分であり、前記プログラムの前記一部分は前記ループ処理以外の処理が記述された部分であることを特徴とする命令実行回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、命令実行回路に関する。
【背景技術】
【０００２】
今日、プロセッサがメモリ等の記憶回路に記憶されているプログラムの命令を読み出して実行する命令実行回路を組み込んだ電子機器が様々な分野で利用されている。
【０００３】
例えばオーディオの分野でも、デジタルデータ化された音声に対する圧縮、加工、再生等の処理を、プロセッサがプログラムを実行することにより行う電子機器が広く普及している。
【０００４】
音声をデジタルデータとして取り扱う場合には、一般的に、データ量を削減するために、デジタルデータを所定の規格に従って符号化（以下、エンコードとも記す）し、再生時に復号化（以下、デコードとも記す）することが一般的である。符号化や復号化の規格としては、ＭＰ３やＷＭＡ、ＡＡＣなどが知られている。
【０００５】
この場合、プロセッサは、記憶回路から、符号化や復号化を行うためのプログラムの命令を順次読み出して実行することにより、符号化や復号化の処理を行う。またこのような符号化や復号化を行う際の技術として、様々なものが開発されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２３０７７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図４から図６に示す命令実行回路１０１０を参照しながら、プロセッサ１００が復号化を行う場合の処理の流れを説明する。
【０００８】
メモリ２００には、復号化を行うためのプログラムを構成する複数の命令が記憶されている。またプロセッサ１００は、メモリ２００に記憶されている各命令を実行することにより復号化の処理を行う。プロセッサ１００及びメモリ２００は、クロック生成回路５００から出力されるクロック信号に同期して動作する。
【０００９】
一般的に、音声のデジタルデータを符号化して生成された符号化データを復号化する処理は、フレームと呼ばれるデータの単位毎に行われる。そしてプロセッサ１００は、１フレーム分の符号化データを復号化した後は、続けて次のフレームの符号化データの復号化を開始するのではなく、先に復号化したデジタルデータの再生が完了するのを待ってから次のフレームの符号化データの復号化を開始する。従ってプロセッサ１００は、図６に示す復号化のプログラムを１フレーム毎に繰り返し実行する。
【００１０】
プロセッサ１００は、このプログラムを構成する命令の実行順に、命令が記憶されているアドレスの値をアドレスバスに出力する。アドレスの値は、プロセッサ１００が備える図示しないプログラムカウンタにより算出される。プロセッサ１００から出力されたアドレスは、メモリ２００及びアドレスデコーダ４１０に入力される。
アドレスデコーダ４１０は、アドレスが入力されると、メモリ２００に対してイネーブル信号（ＣＥ。反転記号は省略する。以下同様。）を出力する。
メモリ２００は、イネーブル信号が入力されている間に入力されたアドレスに記憶されている命令をデータバスに出力する。
そしてプロセッサ１００は、データバスに出力された命令を取得し、その命令を実行する。
以上の処理を、プロセッサ１００がプログラムを構成する各命令について順次実行することにより、１フレームの符号化データに対する復号化が行われる。
【００１１】
ここで図６に示すように、復号化を行うためのプログラムは「ＳＴＡＲＴ：」と記されたラベルで示される「ＬＤ Ｒ１」命令から始まり、「ＪＵＭＰ ＷＡＩＴ」命令で終わる。ただし「ＪＵＭＰ ＷＡＩＴ」命令の飛び先は、「ＷＡＩＴ：」と記されたラベルで示される「ＮＯＰ」命令である。
【００１２】
そのためプロセッサ１００は、１フレーム分の符号化データの復号化を終了した後は、「ＮＯＰ」命令と「ＪＵＭＰ ＷＡＩＴ」命令とを繰り返し読み出して実行することにより、そのフレームのデジタルデータの再生が完了するのを待っている。
【００１３】
そのフレームのデジタルデータの再生が完了すると、図５に示すように、プロセッサ１００には、割り込み信号が入力される。そしてプロセッサ１００は、再び「ＳＴＡＲＴ：」と記されたラベルで示される「ＬＤ Ｒ１」命令から順次各命令の実行を開始することにより、次のフレームの符号化データの復号化を開始する。
【００１４】
ところで、１フレーム内の符号化データのデータ量は、音声のデジタルデータを符号化する際に指定されるビットレートやサンプリング周波数によって異なるため、１フレーム内の符号化データを復号化するのに要する時間は、ビットレートやサンプリング周波数によって異なる。そのため、先に復号化したデジタルデータの再生が完了するまでの待ち時間は、ビットレートやサンプリング周波数によって異なることになる。
【００１５】
１フレーム内のデータ量が多い場合と少ない場合とを比較すると、図４に示すように、１フレーム内のデータ量が多い場合（ケースＡ）には、復号化にそれだけ長時間を要するため待ち時間は少なくなるが、１フレーム内のデータ量が少ない場合（ケースＢ）には、復号化に短時間しか要しないため待ち時間は長くなることになる。
【００１６】
上述したように、復号化したデジタルデータの再生が完了するまでの間は、プロセッサ１００は「ＮＯＰ」命令と「ＪＵＭＰ ＷＡＩＴ」命令とを繰り返し読み出して実行している。従って、待ち時間の間も図５に示す命令実行回路１０１０は、電力を消費していることになる。
【００１７】
ところで、このようなデジタルデータとして音声を取り扱うことが可能な電子機器は、例えば、携帯電話機や携帯音楽プレーヤ、ＩＣレコーダ、車載音楽プレーヤなどとして普及している。これらの電子機器はバッテリからの電力により動作するものが多く、消費電力を抑制することが強く要望されている。
またオーディオ用の電子機器に限らず、プロセッサと記憶回路とを備えた命令実行回路を組み込んだ電子機器に対する省電力化の要望は強い。
【００１８】
本発明はこのような課題を鑑みてなされたもので、プログラムを記憶する記憶回路とプログラムを実行するプロセッサとを備えた命令実行回路の消費電力を低減させることを一つの目的とする。
【課題を解決するための手段】
【００１９】
上記課題を解決するための手段の一つは、複数の命令により構成されるプログラムの一部分を記憶する第１記憶素子、及び前記プログラムの他の部分を記憶し、前記第１記憶素子よりも消費電力が少ない第２記憶素子を有する記憶回路と、前記プログラムを構成する命令の実行順に、命令のアドレスを前記記憶回路に対して出力し、前記アドレスに記憶されている命令を前記記憶回路から取得して実行するプロセッサと、前記プロセッサから前記アドレスが出力された際に、前記アドレスに記憶されている命令を出力させるためのイネーブル信号を、前記命令を記憶している前記第１記憶素子及び前記第２記憶素子のうちのいずれか一つに対して出力するアドレスデコーダと、を備え、前記第２記憶素子に記憶される前記プログラムの前記他の部分は、前記プロセッサに特定の命令を繰り返し実行させるループ処理が記述された部分であり、前記第１記憶素子に記憶される前記プログラムの前記一部分は、前記ループ処理以外の処理が記述された部分であることを特徴とする命令実行回路である。
その他、本願が開示する課題、及びその解決方法は、発明を実施するための形態の欄の記載、及び図面の記載等により明らかにされる。
【発明の効果】
【００２０】
本発明によれば、プログラムを記憶する記憶回路とプログラムを実行するプロセッサとを備えた命令実行回路の消費電力を低減させることが可能になる。
【図面の簡単な説明】
【００２１】
【図１】本実施形態に係る命令実行回路の構成例を示す図である。
【図２】本実施形態に係るメモリマップの例を示す図である。
【図３】本実施形態に係るプログラムの例を示す図である。
【図４】本実施形態に係るデコード処理の一例を示す図である。
【図５】本実施形態に係る比較対象の命令実行回路の構成例を示す図である。
【図６】本実施形態に係る比較対象のプログラムの例を示す図である。
【発明を実施するための形態】
【００２２】
図１から図４を参照しつつ、本実施の形態の命令実行回路１０００の構成例について説明する。
【００２３】
図１に示すように、命令実行回路１０００は、プロセッサ１００と、メモリ（第１記憶素子）２００と、レジスタ（第２記憶素子）３００と、アドレスデコーダ４００と、を備えて構成される。またメモリ２００とレジスタ３００と合わせて記憶回路とも記す。
【００２４】
クロック生成回路５００は、命令実行回路１０００の構成要素であってもよいし、構成要素でなくても良いが、プロセッサ１００、メモリ２００、レジスタ３００はクロック生成回路５００により生成されるクロックに同期して動作する。
【００２５】
プロセッサ１００は、記憶回路（メモリ２００及びレジスタ３００）に記憶されているプログラムを構成する命令を、命令の実行順に記憶回路から読み出して実行する。
【００２６】
プロセッサ１００は、図示しないプログラムカウンタを備えており、このプログラムカウンタの値を、命令が記憶されているアドレスとして、アドレスバスに出力する。そして記憶回路からデータバスに出力された命令を取得して実行する。プログラムカウンタの値は、プロセッサ１００が命令を一つ実行する毎に、プロセッサ１００が次に実行すべき命令のアドレスを示すように更新される。これによりプロセッサ１００は、命令の実行順に記憶回路から命令を順次取得し、実行することができる。
【００２７】
メモリ２００及びレジスタ３００には、プロセッサ１００により実行されるプログラムの各命令が記憶される。メモリ２００には、プログラムの一部分が記憶され、レジスタ３００にはプログラムの他の部分が記憶される。
またメモリ２００は、ＲＡＭやＲＯＭ、フラッシュメモリ等により構成される。レジスタ３００は、例えば複数のフリップフロップにより構成される。
【００２８】
メモリ２００及びレジスタ３００には、一例として図２に示すメモリマップのように、アドレスが割り当てられている。つまり、メモリ２００のうちＲＯＭにより構成される領域には、００００Ｈから２ＦＦＦＨまでのアドレスが割り当てられており、メモリ２００のうちＲＡＭにより構成される領域には、３０００Ｈから３ＦＦＦＨまでのアドレスが割り当てられており、レジスタ３００により構成される領域には、４０００Ｈから４０１０Ｈまでのアドレスが割り当てられている。
【００２９】
アドレスデコーダ４００は、プロセッサ１００からアドレスバスに出力されるアドレスに応じて、図２に示すメモリマップに従って特定されるメモリ２００及びレジスタ３００のうちのいずれか一つに対して、イネーブル信号（ＣＥ）を出力する。イネーブル信号は、メモリ２００及びレジスタ３００に対し、記憶している命令を出力させるための信号である。
【００３０】
つまり、メモリ２００及びレジスタ３００は、イネーブル信号が入力されている間にアドレスバスに出力されたアドレスに記憶されている命令をデータバスに出力する。
【００３１】
なお、メモリ２００及びレジスタ３００には、図示されていない電源回路から電力が供給されており、所定の電力を消費している。そしてメモリ２００及びレジスタ３００は、イネーブル信号が入力されている間は、イネーブル信号が入力されていない間と比較して、消費電力が上昇する。
【００３２】
また、メモリ２００の消費電力とレジスタ３００の消費電力とを比較すると、メモリ２００の方がレジスタ３００よりも回路規模が大きいため、メモリ２００の方が消費電力は大きい。
【００３３】
メモリ２００及びレジスタ３００には、図３に示すようにプログラムが記憶されている。プロセッサ１００は、プログラムの先頭の命令から順にプログラムを構成する各命令を読み出して実行する。先頭の命令は、図３では一例として「ＳＴＡＲＴ：」と記されたラベルが付された「ＬＤ Ｒ１」命令である。プロセッサ１００は、メモリ２００に記憶されている「ＪＵＭＰ ＷＡＩＴ」命令を読み出して実行すると、次の命令読み出しのタイミングで、「ＷＡＩＴ：」と記されたラベルが付された、レジスタ２００に記憶されている「ＮＯＰ」命令を読み出して実行する。そしてさらに次の命令読み出しのタイミングでは、プロセッサ１００は、レジスタ３００に記憶されている「ＪＵＭＰ ＷＡＩＴ」命令を読み出して実行する。
【００３４】
そうするとプロセッサ１００は、さらに次の命令読み出しのタイミングで、再び「ＷＡＩＴ：」と記されたラベルが付された、レジスタ２００に記憶されている「ＮＯＰ」命令を読み出して実行する。以下、プロセッサ１００は、レジスタ３００に記憶されている「ＮＯＰ」命令と、「ＪＵＭＰ ＷＡＩＴ」命令とを繰り返して実行する。
【００３５】
プロセッサ１００が、レジスタ３００に記憶されている「ＮＯＰ」命令と「ＪＵＭＰ ＷＡＩＴ」命令とを繰り返して実行している間は、アドレスデコーダ４００からは、レジスタ３００に対してのみイネーブル信号が出力され、メモリ２００にはイネーブル信号は出力されない。
【００３６】
この間メモリ２００にはイネーブル信号が入力されないため、メモリ２００の消費電力は低下する。一方で、レジスタ３００にはイネーブル信号が続けて入力されるため、レジスタ３００の消費電力は上昇する。
【００３７】
しかしながら、メモリ２００は、例えば数キロバイト〜数ギガバイト程度の大量のデータを記憶する回路であることから、高々数バイトないしは数十バイト程度のデータしか記憶しないレジスタ３００に比べて回路規模が巨大であり、データ読み出し時の消費電力はレジスタ３００に比べて圧倒的に大きい。
【００３８】
従って、プロセッサ１００が、レジスタ３００に記憶されている「ＮＯＰ」命令と「ＪＵＭＰ ＷＡＩＴ」命令とを繰り返して実行している間、メモリ２００へのイネーブル信号が出力されず、メモリ２００に対する命令の読み出しは行われないので、命令実行回路１０００全体としての消費電力を低減させることが可能となる。
【００３９】
また本実施形態の命令実行回路１０００によれば、例えば、クロックの生成を停止させなくても消費電力を低減させることができる。クロックを停止させないで済むということは、例えば、クロック停止時に必要となる様々なデータの退避処理や、クロック再開時に必要となるデータの復帰処理等の複雑な処理が不要であり、またクロックを停止、再開させるための特別の回路やプログラムも不要にできる。
【００４０】
さらに、クロックを停止させるための処理に要する時間やクロックを再開させるための処理に要する時間も不要となるため、プロセッサ１００による情報処理の性能を落とさずに消費電力を低減することが可能となる。
【００４１】
このように、プログラムを構成する複数の命令のうち、プロセッサ１００に特定の命令を繰り返し実行させるループ処理のアルゴリズムを記述した部分をレジスタ３００に記憶し、それ以外の部分をメモリ２００に記憶しておくようにすることにより、命令実行回路１０００の消費電力を低減することが可能となる。
【００４２】
レジスタ３００に記憶しておくループ処理のアルゴリズムを記述した特定の命令は、所定回数繰り返し実行されるとループ処理を終了するもの（有限ループ）であってもよいし、回数の制限なく繰り返し実行されるもの（無限ループ）であってもよい。
また、レジスタ３００には、１つのループ処理だけでなく、複数のループ処理を実行する命令を記憶するようにしても良い。
【００４３】
また図３に示したプログラムは、先頭の命令を含む第１の部分と、第１の部分が終了した後に実行される第２の部分から構成され、第１の部分がメモリ２００に記憶され、第２の部分がレジスタ３００に構成されている。そして、プロセッサ１００は、先頭の命令から順にメモリ２００に記憶されている第１の部分の各命令を実行してから、レジスタ３００に記憶されている第２の部分のループ処理の命令を実行する。
しかしながら、プログラムの構成はこのようなものに限定されない。
【００４４】
例えば、プログラムが先頭の命令を含む第１の部分と、第１の部分の実行が終了した後に実行される第２の部分と、第２の部分の実行が終了した後に実行される第３の部分とから構成されている場合に、第１の部分と第３の部分がメモリ２００に記憶され、第２の部分がレジスタ３００に記憶されるようにしても良い。
【００４５】
この場合、プロセッサ１００が第２の部分の命令を実行している際に、所定の割り込み信号がプロセッサ１００に入力された場合には、プロセッサ１００は第２の部分の命令を終了し、第３の部分の命令の実行を開始するようにしても良い。または、第２の部分には、予めプロセッサ１００が所定回数繰り返し実行すると第３の部分の実行を開始するように、命令を記述しておくようにしても良い。
【００４６】
また例えば、プログラムが先頭の命令を含む第１の部分と、第１の部分の実行が終了した後に実行される第２の部分とから構成されている場合に、第１の部分がレジスタ３００に記憶され、第２の部分がメモリ２００に記憶されるようにしても良い。
【００４７】
本実施形態に係る命令実行回路１０００は、ループ処理を含むプログラムを実行することにより情報処理を行うものであれば、どのような用途であっても適用することができるが、一例として、音声のデジタルデータを符号化して生成される符号化データを、復号化する場合の処理を例に説明する。
今日、符号化や復号化の規格としてＭＰ３やＷＭＡ、ＡＡＣなどが知られている。
【００４８】
この場合、図３に示した記憶回路（メモリ２００及びレジスタ３００）に記憶されるプログラムは、符号化データを復号化するためのプログラムである。またプロセッサ１００は、記憶回路から復号化を行うためのプログラムの命令を順次読み出して実行することにより復号化の処理を行う。
【００４９】
記憶回路には、復号化を行うためのプログラムを構成する命令が記憶されている。またプロセッサ１００は、記憶回路に記憶されているプログラムを実行することにより復号化を行う。プロセッサ１００及び記憶回路は、クロック生成回路５００から出力されるクロック信号に同期して動作する。
【００５０】
一般的に、音声のデジタルデータを符号化して生成された符号化データを復号化する処理は、フレームと呼ばれるデータの単位毎に行われる。そしてプロセッサ１００は、１フレーム分の符号化データを復号化した後は、続けて次のフレームの符号化データの復号化を開始するのではなく、先に復号化したデジタルデータの再生が完了するのを待ってから次のフレームの符号化データの復号化を開始する。従ってプロセッサ１００は、各フレームについて図３に示す復号化のプログラムを繰り返し実行する。
【００５１】
プロセッサ１００は、このプログラムを構成する命令の実行順に、命令が記憶されているアドレスの値をアドレスバスに出力する。アドレスの値は、プロセッサ１００が備える図示しないプログラムカウンタにより算出される。プロセッサ１００から出力されたアドレスは、メモリ２００及びアドレスデコーダ４００に入力される。
アドレスデコーダ４００は、アドレスが入力されると、メモリ２００あるいはレジスタ３００に対してイネーブル信号（ＣＥ）を出力する。
メモリ２００あるいはレジスタ３００は、イネーブル信号が入力されている間に入力されたアドレスに記憶されている命令をデータバスに出力する。
そしてプロセッサ１００は、データバスに出力された命令を取得し、その命令を実行する。
以上の処理を、プロセッサ１００がプログラムを構成する各命令について順次実行することにより、１フレームの符号化データに対する復号化が行われる。
【００５２】
ここで図３に示すように、レジスタ３００には、「ＷＡＩＴ：」と記されたラベルが付された「ＮＯＰ」命令と、「ＪＵＭＰ ＷＡＩＴ」命令とで構成されるループ処理のアルゴリズムが記述された命令が記憶されている。またメモリ２００には、フレーム内の符号化データを復号化するための命令が記憶されている。
【００５３】
プロセッサ１００は、メモリ２００内の命令を先頭の命令から順に実行することにより符号化データの符号化処理を行い、メモリ２００内の「ＪＵＭＰ ＷＡＩＴ」命令を実行すると、次の命令読み出しタイミングで、レジスタ３００の「ＷＡＩＴ：」と記されたラベルが付された「ＮＯＰ」命令を読み出して実行する。
【００５４】
それ以降プロセッサ１００は、レジスタ３００内の「ＮＯＰ」命令と、「ＪＵＭＰ ＷＡＩＴ」命令とを繰り返し実行する。このようにしてプロセッサ１００は、復号化が完了したデジタルデータの再生が終了するまで時間調整を行っている。
【００５５】
そのフレームのデジタルデータの再生が完了すると、図１に示すように、プロセッサ１００には割り込み信号が入力される。そしてプロセッサ１００は、次のフレームの符号化データの復号化を開始すべく、再びプログラムの先頭の命令から実行を開始する。
【００５６】
上述したように、１フレーム内の符号化データのデータ量は、音声のデジタルデータを符号化する際に指定されるビットレートやサンプリング周波数によって異なるため、１フレーム内の符号化データを復号化するのに要する時間は、ビットレートやサンプリング周波数によって異なる。そのため、先に復号化したデジタルデータの再生が完了するまでの待ち時間は、ビットレートやサンプリング周波数によって異なることになる。
【００５７】
図４に示すように、１フレーム内のデータ量が多い場合と少ない場合とを比較すると、１フレーム内のデータ量が多い場合（ケースＡ）には復号化にそれだけ長時間を要するため、待ち時間は少なくなるが、１フレーム内のデータ量が少ない場合（ケースＢ）には復号化に短時間しか要しないため待ち時間は長くなることになる。
【００５８】
本実施形態に係る命令実行回路１０００では、復号化したデジタルデータの再生が完了するまでの間プロセッサ１００により繰り返し実行される「ＮＯＰ」命令と「ＪＵＭＰ ＷＡＩＴ」命令とは、レジスタ３００に記憶されている。
【００５９】
そしてその間、消費電力の大きなメモリ２００に対する命令の読み出しは行われない。従って、本実施形態に係る命令実行回路１０００では、復号化したデジタルデータの再生が完了するまで時間調整の間、レジスタ３００から命令を読み出すだけの最小限の消費電力で処理を実行することが可能となる。
【００６０】
復号化の処理時間と上記待ち時間とを含めた１フレームあたりの全体の処理時間に対する上記待ち時間の割合は、おおよそビットレートやサンプリング周波数が低くなるほど大きくなり、５０％程度になる場合もある。そして、音声のデジタルデータを符号化、復号する際の電力消費の大部分は記憶回路への命令やデータのアクセス（読み出しや書き込み）に起因している。従って、上記待ち時間の間、消費電力の大きなメモリ２００からの命令読み出しを抑制し、メモリ２００の消費電力を低減させることにより、命令実行回路１０００全体の消費電力を大幅に低減させることが可能となる。
【００６１】
特に、このようなデジタルデータとして音声を取り扱うことが可能な電子機器は、例えば、携帯電話機や携帯音楽プレーヤ、ＩＣレコーダ、車載音楽プレーヤなどのように、バッテリからの電力により動作するものが多いため、消費電力抑制の効果は大きい。
【００６２】
本実施の形態では、音声データを復号化する場合について説明したが、もちろん符号化する場合についても同様に適用できる。さらに、音声データだけでなく画像データや動画データの符号化、復号化を行う場合にも適用できる。
【００６３】
また本実施の形態は、圧縮音声処理の集積回路にマイコンやＤＳＰ（Digital Signal Processor）が搭載されている場合に好適であるが、それ以外の様々な場合にも適用可能である。
【００６４】
以上、本発明の好適な実施の形態を説明したが、これらは本発明の説明のための例示であって、本発明の範囲を本実施の形態にのみ限定する趣旨ではない。本発明は、他の種々の形態でも実施することが可能である。
【符号の説明】
【００６５】
１００ プロセッサ
２００ メモリ
３００ レジスタ
４００ アドレスデコーダ
４１０ アドレスデコーダ
５００ クロック生成回路
１０００ 命令実行回路
１０１０ 命令実行回路
【技術分野】
【０００１】
本発明は、命令実行回路に関する。
【背景技術】
【０００２】
今日、プロセッサがメモリ等の記憶回路に記憶されているプログラムの命令を読み出して実行する命令実行回路を組み込んだ電子機器が様々な分野で利用されている。
【０００３】
例えばオーディオの分野でも、デジタルデータ化された音声に対する圧縮、加工、再生等の処理を、プロセッサがプログラムを実行することにより行う電子機器が広く普及している。
【０００４】
音声をデジタルデータとして取り扱う場合には、一般的に、データ量を削減するために、デジタルデータを所定の規格に従って符号化（以下、エンコードとも記す）し、再生時に復号化（以下、デコードとも記す）することが一般的である。符号化や復号化の規格としては、ＭＰ３やＷＭＡ、ＡＡＣなどが知られている。
【０００５】
この場合、プロセッサは、記憶回路から、符号化や復号化を行うためのプログラムの命令を順次読み出して実行することにより、符号化や復号化の処理を行う。またこのような符号化や復号化を行う際の技術として、様々なものが開発されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２３０７７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図４から図６に示す命令実行回路１０１０を参照しながら、プロセッサ１００が復号化を行う場合の処理の流れを説明する。
【０００８】
メモリ２００には、復号化を行うためのプログラムを構成する複数の命令が記憶されている。またプロセッサ１００は、メモリ２００に記憶されている各命令を実行することにより復号化の処理を行う。プロセッサ１００及びメモリ２００は、クロック生成回路５００から出力されるクロック信号に同期して動作する。
【０００９】
一般的に、音声のデジタルデータを符号化して生成された符号化データを復号化する処理は、フレームと呼ばれるデータの単位毎に行われる。そしてプロセッサ１００は、１フレーム分の符号化データを復号化した後は、続けて次のフレームの符号化データの復号化を開始するのではなく、先に復号化したデジタルデータの再生が完了するのを待ってから次のフレームの符号化データの復号化を開始する。従ってプロセッサ１００は、図６に示す復号化のプログラムを１フレーム毎に繰り返し実行する。
【００１０】
プロセッサ１００は、このプログラムを構成する命令の実行順に、命令が記憶されているアドレスの値をアドレスバスに出力する。アドレスの値は、プロセッサ１００が備える図示しないプログラムカウンタにより算出される。プロセッサ１００から出力されたアドレスは、メモリ２００及びアドレスデコーダ４１０に入力される。
アドレスデコーダ４１０は、アドレスが入力されると、メモリ２００に対してイネーブル信号（ＣＥ。反転記号は省略する。以下同様。）を出力する。
メモリ２００は、イネーブル信号が入力されている間に入力されたアドレスに記憶されている命令をデータバスに出力する。
そしてプロセッサ１００は、データバスに出力された命令を取得し、その命令を実行する。
以上の処理を、プロセッサ１００がプログラムを構成する各命令について順次実行することにより、１フレームの符号化データに対する復号化が行われる。
【００１１】
ここで図６に示すように、復号化を行うためのプログラムは「ＳＴＡＲＴ：」と記されたラベルで示される「ＬＤ Ｒ１」命令から始まり、「ＪＵＭＰ ＷＡＩＴ」命令で終わる。ただし「ＪＵＭＰ ＷＡＩＴ」命令の飛び先は、「ＷＡＩＴ：」と記されたラベルで示される「ＮＯＰ」命令である。
【００１２】
そのためプロセッサ１００は、１フレーム分の符号化データの復号化を終了した後は、「ＮＯＰ」命令と「ＪＵＭＰ ＷＡＩＴ」命令とを繰り返し読み出して実行することにより、そのフレームのデジタルデータの再生が完了するのを待っている。
【００１３】
そのフレームのデジタルデータの再生が完了すると、図５に示すように、プロセッサ１００には、割り込み信号が入力される。そしてプロセッサ１００は、再び「ＳＴＡＲＴ：」と記されたラベルで示される「ＬＤ Ｒ１」命令から順次各命令の実行を開始することにより、次のフレームの符号化データの復号化を開始する。
【００１４】
ところで、１フレーム内の符号化データのデータ量は、音声のデジタルデータを符号化する際に指定されるビットレートやサンプリング周波数によって異なるため、１フレーム内の符号化データを復号化するのに要する時間は、ビットレートやサンプリング周波数によって異なる。そのため、先に復号化したデジタルデータの再生が完了するまでの待ち時間は、ビットレートやサンプリング周波数によって異なることになる。
【００１５】
１フレーム内のデータ量が多い場合と少ない場合とを比較すると、図４に示すように、１フレーム内のデータ量が多い場合（ケースＡ）には、復号化にそれだけ長時間を要するため待ち時間は少なくなるが、１フレーム内のデータ量が少ない場合（ケースＢ）には、復号化に短時間しか要しないため待ち時間は長くなることになる。
【００１６】
上述したように、復号化したデジタルデータの再生が完了するまでの間は、プロセッサ１００は「ＮＯＰ」命令と「ＪＵＭＰ ＷＡＩＴ」命令とを繰り返し読み出して実行している。従って、待ち時間の間も図５に示す命令実行回路１０１０は、電力を消費していることになる。
【００１７】
ところで、このようなデジタルデータとして音声を取り扱うことが可能な電子機器は、例えば、携帯電話機や携帯音楽プレーヤ、ＩＣレコーダ、車載音楽プレーヤなどとして普及している。これらの電子機器はバッテリからの電力により動作するものが多く、消費電力を抑制することが強く要望されている。
またオーディオ用の電子機器に限らず、プロセッサと記憶回路とを備えた命令実行回路を組み込んだ電子機器に対する省電力化の要望は強い。
【００１８】
本発明はこのような課題を鑑みてなされたもので、プログラムを記憶する記憶回路とプログラムを実行するプロセッサとを備えた命令実行回路の消費電力を低減させることを一つの目的とする。
【課題を解決するための手段】
【００１９】
上記課題を解決するための手段の一つは、複数の命令により構成されるプログラムの一部分を記憶する第１記憶素子、及び前記プログラムの他の部分を記憶し、前記第１記憶素子よりも消費電力が少ない第２記憶素子を有する記憶回路と、前記プログラムを構成する命令の実行順に、命令のアドレスを前記記憶回路に対して出力し、前記アドレスに記憶されている命令を前記記憶回路から取得して実行するプロセッサと、前記プロセッサから前記アドレスが出力された際に、前記アドレスに記憶されている命令を出力させるためのイネーブル信号を、前記命令を記憶している前記第１記憶素子及び前記第２記憶素子のうちのいずれか一つに対して出力するアドレスデコーダと、を備え、前記第２記憶素子に記憶される前記プログラムの前記他の部分は、前記プロセッサに特定の命令を繰り返し実行させるループ処理が記述された部分であり、前記第１記憶素子に記憶される前記プログラムの前記一部分は、前記ループ処理以外の処理が記述された部分であることを特徴とする命令実行回路である。
その他、本願が開示する課題、及びその解決方法は、発明を実施するための形態の欄の記載、及び図面の記載等により明らかにされる。
【発明の効果】
【００２０】
本発明によれば、プログラムを記憶する記憶回路とプログラムを実行するプロセッサとを備えた命令実行回路の消費電力を低減させることが可能になる。
【図面の簡単な説明】
【００２１】
【図１】本実施形態に係る命令実行回路の構成例を示す図である。
【図２】本実施形態に係るメモリマップの例を示す図である。
【図３】本実施形態に係るプログラムの例を示す図である。
【図４】本実施形態に係るデコード処理の一例を示す図である。
【図５】本実施形態に係る比較対象の命令実行回路の構成例を示す図である。
【図６】本実施形態に係る比較対象のプログラムの例を示す図である。
【発明を実施するための形態】
【００２２】
図１から図４を参照しつつ、本実施の形態の命令実行回路１０００の構成例について説明する。
【００２３】
図１に示すように、命令実行回路１０００は、プロセッサ１００と、メモリ（第１記憶素子）２００と、レジスタ（第２記憶素子）３００と、アドレスデコーダ４００と、を備えて構成される。またメモリ２００とレジスタ３００と合わせて記憶回路とも記す。
【００２４】
クロック生成回路５００は、命令実行回路１０００の構成要素であってもよいし、構成要素でなくても良いが、プロセッサ１００、メモリ２００、レジスタ３００はクロック生成回路５００により生成されるクロックに同期して動作する。
【００２５】
プロセッサ１００は、記憶回路（メモリ２００及びレジスタ３００）に記憶されているプログラムを構成する命令を、命令の実行順に記憶回路から読み出して実行する。
【００２６】
プロセッサ１００は、図示しないプログラムカウンタを備えており、このプログラムカウンタの値を、命令が記憶されているアドレスとして、アドレスバスに出力する。そして記憶回路からデータバスに出力された命令を取得して実行する。プログラムカウンタの値は、プロセッサ１００が命令を一つ実行する毎に、プロセッサ１００が次に実行すべき命令のアドレスを示すように更新される。これによりプロセッサ１００は、命令の実行順に記憶回路から命令を順次取得し、実行することができる。
【００２７】
メモリ２００及びレジスタ３００には、プロセッサ１００により実行されるプログラムの各命令が記憶される。メモリ２００には、プログラムの一部分が記憶され、レジスタ３００にはプログラムの他の部分が記憶される。
またメモリ２００は、ＲＡＭやＲＯＭ、フラッシュメモリ等により構成される。レジスタ３００は、例えば複数のフリップフロップにより構成される。
【００２８】
メモリ２００及びレジスタ３００には、一例として図２に示すメモリマップのように、アドレスが割り当てられている。つまり、メモリ２００のうちＲＯＭにより構成される領域には、００００Ｈから２ＦＦＦＨまでのアドレスが割り当てられており、メモリ２００のうちＲＡＭにより構成される領域には、３０００Ｈから３ＦＦＦＨまでのアドレスが割り当てられており、レジスタ３００により構成される領域には、４０００Ｈから４０１０Ｈまでのアドレスが割り当てられている。
【００２９】
アドレスデコーダ４００は、プロセッサ１００からアドレスバスに出力されるアドレスに応じて、図２に示すメモリマップに従って特定されるメモリ２００及びレジスタ３００のうちのいずれか一つに対して、イネーブル信号（ＣＥ）を出力する。イネーブル信号は、メモリ２００及びレジスタ３００に対し、記憶している命令を出力させるための信号である。
【００３０】
つまり、メモリ２００及びレジスタ３００は、イネーブル信号が入力されている間にアドレスバスに出力されたアドレスに記憶されている命令をデータバスに出力する。
【００３１】
なお、メモリ２００及びレジスタ３００には、図示されていない電源回路から電力が供給されており、所定の電力を消費している。そしてメモリ２００及びレジスタ３００は、イネーブル信号が入力されている間は、イネーブル信号が入力されていない間と比較して、消費電力が上昇する。
【００３２】
また、メモリ２００の消費電力とレジスタ３００の消費電力とを比較すると、メモリ２００の方がレジスタ３００よりも回路規模が大きいため、メモリ２００の方が消費電力は大きい。
【００３３】
メモリ２００及びレジスタ３００には、図３に示すようにプログラムが記憶されている。プロセッサ１００は、プログラムの先頭の命令から順にプログラムを構成する各命令を読み出して実行する。先頭の命令は、図３では一例として「ＳＴＡＲＴ：」と記されたラベルが付された「ＬＤ Ｒ１」命令である。プロセッサ１００は、メモリ２００に記憶されている「ＪＵＭＰ ＷＡＩＴ」命令を読み出して実行すると、次の命令読み出しのタイミングで、「ＷＡＩＴ：」と記されたラベルが付された、レジスタ２００に記憶されている「ＮＯＰ」命令を読み出して実行する。そしてさらに次の命令読み出しのタイミングでは、プロセッサ１００は、レジスタ３００に記憶されている「ＪＵＭＰ ＷＡＩＴ」命令を読み出して実行する。
【００３４】
そうするとプロセッサ１００は、さらに次の命令読み出しのタイミングで、再び「ＷＡＩＴ：」と記されたラベルが付された、レジスタ２００に記憶されている「ＮＯＰ」命令を読み出して実行する。以下、プロセッサ１００は、レジスタ３００に記憶されている「ＮＯＰ」命令と、「ＪＵＭＰ ＷＡＩＴ」命令とを繰り返して実行する。
【００３５】
プロセッサ１００が、レジスタ３００に記憶されている「ＮＯＰ」命令と「ＪＵＭＰ ＷＡＩＴ」命令とを繰り返して実行している間は、アドレスデコーダ４００からは、レジスタ３００に対してのみイネーブル信号が出力され、メモリ２００にはイネーブル信号は出力されない。
【００３６】
この間メモリ２００にはイネーブル信号が入力されないため、メモリ２００の消費電力は低下する。一方で、レジスタ３００にはイネーブル信号が続けて入力されるため、レジスタ３００の消費電力は上昇する。
【００３７】
しかしながら、メモリ２００は、例えば数キロバイト〜数ギガバイト程度の大量のデータを記憶する回路であることから、高々数バイトないしは数十バイト程度のデータしか記憶しないレジスタ３００に比べて回路規模が巨大であり、データ読み出し時の消費電力はレジスタ３００に比べて圧倒的に大きい。
【００３８】
従って、プロセッサ１００が、レジスタ３００に記憶されている「ＮＯＰ」命令と「ＪＵＭＰ ＷＡＩＴ」命令とを繰り返して実行している間、メモリ２００へのイネーブル信号が出力されず、メモリ２００に対する命令の読み出しは行われないので、命令実行回路１０００全体としての消費電力を低減させることが可能となる。
【００３９】
また本実施形態の命令実行回路１０００によれば、例えば、クロックの生成を停止させなくても消費電力を低減させることができる。クロックを停止させないで済むということは、例えば、クロック停止時に必要となる様々なデータの退避処理や、クロック再開時に必要となるデータの復帰処理等の複雑な処理が不要であり、またクロックを停止、再開させるための特別の回路やプログラムも不要にできる。
【００４０】
さらに、クロックを停止させるための処理に要する時間やクロックを再開させるための処理に要する時間も不要となるため、プロセッサ１００による情報処理の性能を落とさずに消費電力を低減することが可能となる。
【００４１】
このように、プログラムを構成する複数の命令のうち、プロセッサ１００に特定の命令を繰り返し実行させるループ処理のアルゴリズムを記述した部分をレジスタ３００に記憶し、それ以外の部分をメモリ２００に記憶しておくようにすることにより、命令実行回路１０００の消費電力を低減することが可能となる。
【００４２】
レジスタ３００に記憶しておくループ処理のアルゴリズムを記述した特定の命令は、所定回数繰り返し実行されるとループ処理を終了するもの（有限ループ）であってもよいし、回数の制限なく繰り返し実行されるもの（無限ループ）であってもよい。
また、レジスタ３００には、１つのループ処理だけでなく、複数のループ処理を実行する命令を記憶するようにしても良い。
【００４３】
また図３に示したプログラムは、先頭の命令を含む第１の部分と、第１の部分が終了した後に実行される第２の部分から構成され、第１の部分がメモリ２００に記憶され、第２の部分がレジスタ３００に構成されている。そして、プロセッサ１００は、先頭の命令から順にメモリ２００に記憶されている第１の部分の各命令を実行してから、レジスタ３００に記憶されている第２の部分のループ処理の命令を実行する。
しかしながら、プログラムの構成はこのようなものに限定されない。
【００４４】
例えば、プログラムが先頭の命令を含む第１の部分と、第１の部分の実行が終了した後に実行される第２の部分と、第２の部分の実行が終了した後に実行される第３の部分とから構成されている場合に、第１の部分と第３の部分がメモリ２００に記憶され、第２の部分がレジスタ３００に記憶されるようにしても良い。
【００４５】
この場合、プロセッサ１００が第２の部分の命令を実行している際に、所定の割り込み信号がプロセッサ１００に入力された場合には、プロセッサ１００は第２の部分の命令を終了し、第３の部分の命令の実行を開始するようにしても良い。または、第２の部分には、予めプロセッサ１００が所定回数繰り返し実行すると第３の部分の実行を開始するように、命令を記述しておくようにしても良い。
【００４６】
また例えば、プログラムが先頭の命令を含む第１の部分と、第１の部分の実行が終了した後に実行される第２の部分とから構成されている場合に、第１の部分がレジスタ３００に記憶され、第２の部分がメモリ２００に記憶されるようにしても良い。
【００４７】
本実施形態に係る命令実行回路１０００は、ループ処理を含むプログラムを実行することにより情報処理を行うものであれば、どのような用途であっても適用することができるが、一例として、音声のデジタルデータを符号化して生成される符号化データを、復号化する場合の処理を例に説明する。
今日、符号化や復号化の規格としてＭＰ３やＷＭＡ、ＡＡＣなどが知られている。
【００４８】
この場合、図３に示した記憶回路（メモリ２００及びレジスタ３００）に記憶されるプログラムは、符号化データを復号化するためのプログラムである。またプロセッサ１００は、記憶回路から復号化を行うためのプログラムの命令を順次読み出して実行することにより復号化の処理を行う。
【００４９】
記憶回路には、復号化を行うためのプログラムを構成する命令が記憶されている。またプロセッサ１００は、記憶回路に記憶されているプログラムを実行することにより復号化を行う。プロセッサ１００及び記憶回路は、クロック生成回路５００から出力されるクロック信号に同期して動作する。
【００５０】
一般的に、音声のデジタルデータを符号化して生成された符号化データを復号化する処理は、フレームと呼ばれるデータの単位毎に行われる。そしてプロセッサ１００は、１フレーム分の符号化データを復号化した後は、続けて次のフレームの符号化データの復号化を開始するのではなく、先に復号化したデジタルデータの再生が完了するのを待ってから次のフレームの符号化データの復号化を開始する。従ってプロセッサ１００は、各フレームについて図３に示す復号化のプログラムを繰り返し実行する。
【００５１】
プロセッサ１００は、このプログラムを構成する命令の実行順に、命令が記憶されているアドレスの値をアドレスバスに出力する。アドレスの値は、プロセッサ１００が備える図示しないプログラムカウンタにより算出される。プロセッサ１００から出力されたアドレスは、メモリ２００及びアドレスデコーダ４００に入力される。
アドレスデコーダ４００は、アドレスが入力されると、メモリ２００あるいはレジスタ３００に対してイネーブル信号（ＣＥ）を出力する。
メモリ２００あるいはレジスタ３００は、イネーブル信号が入力されている間に入力されたアドレスに記憶されている命令をデータバスに出力する。
そしてプロセッサ１００は、データバスに出力された命令を取得し、その命令を実行する。
以上の処理を、プロセッサ１００がプログラムを構成する各命令について順次実行することにより、１フレームの符号化データに対する復号化が行われる。
【００５２】
ここで図３に示すように、レジスタ３００には、「ＷＡＩＴ：」と記されたラベルが付された「ＮＯＰ」命令と、「ＪＵＭＰ ＷＡＩＴ」命令とで構成されるループ処理のアルゴリズムが記述された命令が記憶されている。またメモリ２００には、フレーム内の符号化データを復号化するための命令が記憶されている。
【００５３】
プロセッサ１００は、メモリ２００内の命令を先頭の命令から順に実行することにより符号化データの符号化処理を行い、メモリ２００内の「ＪＵＭＰ ＷＡＩＴ」命令を実行すると、次の命令読み出しタイミングで、レジスタ３００の「ＷＡＩＴ：」と記されたラベルが付された「ＮＯＰ」命令を読み出して実行する。
【００５４】
それ以降プロセッサ１００は、レジスタ３００内の「ＮＯＰ」命令と、「ＪＵＭＰ ＷＡＩＴ」命令とを繰り返し実行する。このようにしてプロセッサ１００は、復号化が完了したデジタルデータの再生が終了するまで時間調整を行っている。
【００５５】
そのフレームのデジタルデータの再生が完了すると、図１に示すように、プロセッサ１００には割り込み信号が入力される。そしてプロセッサ１００は、次のフレームの符号化データの復号化を開始すべく、再びプログラムの先頭の命令から実行を開始する。
【００５６】
上述したように、１フレーム内の符号化データのデータ量は、音声のデジタルデータを符号化する際に指定されるビットレートやサンプリング周波数によって異なるため、１フレーム内の符号化データを復号化するのに要する時間は、ビットレートやサンプリング周波数によって異なる。そのため、先に復号化したデジタルデータの再生が完了するまでの待ち時間は、ビットレートやサンプリング周波数によって異なることになる。
【００５７】
図４に示すように、１フレーム内のデータ量が多い場合と少ない場合とを比較すると、１フレーム内のデータ量が多い場合（ケースＡ）には復号化にそれだけ長時間を要するため、待ち時間は少なくなるが、１フレーム内のデータ量が少ない場合（ケースＢ）には復号化に短時間しか要しないため待ち時間は長くなることになる。
【００５８】
本実施形態に係る命令実行回路１０００では、復号化したデジタルデータの再生が完了するまでの間プロセッサ１００により繰り返し実行される「ＮＯＰ」命令と「ＪＵＭＰ ＷＡＩＴ」命令とは、レジスタ３００に記憶されている。
【００５９】
そしてその間、消費電力の大きなメモリ２００に対する命令の読み出しは行われない。従って、本実施形態に係る命令実行回路１０００では、復号化したデジタルデータの再生が完了するまで時間調整の間、レジスタ３００から命令を読み出すだけの最小限の消費電力で処理を実行することが可能となる。
【００６０】
復号化の処理時間と上記待ち時間とを含めた１フレームあたりの全体の処理時間に対する上記待ち時間の割合は、おおよそビットレートやサンプリング周波数が低くなるほど大きくなり、５０％程度になる場合もある。そして、音声のデジタルデータを符号化、復号する際の電力消費の大部分は記憶回路への命令やデータのアクセス（読み出しや書き込み）に起因している。従って、上記待ち時間の間、消費電力の大きなメモリ２００からの命令読み出しを抑制し、メモリ２００の消費電力を低減させることにより、命令実行回路１０００全体の消費電力を大幅に低減させることが可能となる。
【００６１】
特に、このようなデジタルデータとして音声を取り扱うことが可能な電子機器は、例えば、携帯電話機や携帯音楽プレーヤ、ＩＣレコーダ、車載音楽プレーヤなどのように、バッテリからの電力により動作するものが多いため、消費電力抑制の効果は大きい。
【００６２】
本実施の形態では、音声データを復号化する場合について説明したが、もちろん符号化する場合についても同様に適用できる。さらに、音声データだけでなく画像データや動画データの符号化、復号化を行う場合にも適用できる。
【００６３】
また本実施の形態は、圧縮音声処理の集積回路にマイコンやＤＳＰ（Digital Signal Processor）が搭載されている場合に好適であるが、それ以外の様々な場合にも適用可能である。
【００６４】
以上、本発明の好適な実施の形態を説明したが、これらは本発明の説明のための例示であって、本発明の範囲を本実施の形態にのみ限定する趣旨ではない。本発明は、他の種々の形態でも実施することが可能である。
【符号の説明】
【００６５】
１００ プロセッサ
２００ メモリ
３００ レジスタ
４００ アドレスデコーダ
４１０ アドレスデコーダ
５００ クロック生成回路
１０００ 命令実行回路
１０１０ 命令実行回路
【特許請求の範囲】
【請求項１】
複数の命令により構成されるプログラムの一部分を記憶する第１記憶素子、及び前記プログラムの他の部分を記憶し、前記第１記憶素子よりも消費電力が少ない第２記憶素子を有する記憶回路と、
前記プログラムを構成する命令の実行順に、命令のアドレスを前記記憶回路に対して出力し、前記アドレスに記憶されている命令を前記記憶回路から取得して実行するプロセッサと、
前記プロセッサから前記アドレスが出力された際に、前記アドレスに記憶されている命令を出力させるためのイネーブル信号を、前記命令を記憶している前記第１記憶素子及び前記第２記憶素子のうちのいずれか一つに対して出力するアドレスデコーダと、
を備え、
前記第２記憶素子に記憶される前記プログラムの前記他の部分は、前記プロセッサに特定の命令を繰り返し実行させるループ処理が記述された部分であり、前記第１記憶素子に記憶される前記プログラムの前記一部分は、前記ループ処理以外の処理が記述された部分である
ことを特徴とする命令実行回路。
【請求項２】
請求項１に記載の命令実行回路であって、
前記プログラムは、音声のデジタルデータを所定の規格に従って符号化して生成された符号化データを、前記規格に従って前記デジタルデータに復号化する処理を実行するプログラムである
ことを特徴とする命令実行回路。
【請求項３】
請求項２に記載の命令実行回路であって、
前記第１記憶素子には、前記プロセッサに、前記復号化の処理を実行させるための命令が記憶され、前記第２記憶素子には、前記プロセッサに、前記復号化の処理が終了した後の時間調整の処理を実行させるための命令が記憶される
ことを特徴とする命令実行回路。
【請求項４】
請求項１から３のいずれかに記載の命令実行回路であって、
前記プロセッサは、前記第２記憶素子に記憶されている前記ループ処理内の命令を実行している際に、所定の割り込み信号が入力された場合には、前記ループ処理内の前記命令の実行を終了し、前記第１記憶素子に記憶されている命令の実行を開始する
ことを特徴とする命令実行回路。
【請求項５】
請求項１から４のいずれかに記載の命令実行回路であって、
前記第１記憶素子は、ＲＯＭ及びＲＡＭのうちの少なくともいずれかにより構成され、
前記第２記憶素子は、レジスタにより構成される
ことを特徴とする命令実行回路。
【請求項１】
複数の命令により構成されるプログラムの一部分を記憶する第１記憶素子、及び前記プログラムの他の部分を記憶し、前記第１記憶素子よりも消費電力が少ない第２記憶素子を有する記憶回路と、
前記プログラムを構成する命令の実行順に、命令のアドレスを前記記憶回路に対して出力し、前記アドレスに記憶されている命令を前記記憶回路から取得して実行するプロセッサと、
前記プロセッサから前記アドレスが出力された際に、前記アドレスに記憶されている命令を出力させるためのイネーブル信号を、前記命令を記憶している前記第１記憶素子及び前記第２記憶素子のうちのいずれか一つに対して出力するアドレスデコーダと、
を備え、
前記第２記憶素子に記憶される前記プログラムの前記他の部分は、前記プロセッサに特定の命令を繰り返し実行させるループ処理が記述された部分であり、前記第１記憶素子に記憶される前記プログラムの前記一部分は、前記ループ処理以外の処理が記述された部分である
ことを特徴とする命令実行回路。
【請求項２】
請求項１に記載の命令実行回路であって、
前記プログラムは、音声のデジタルデータを所定の規格に従って符号化して生成された符号化データを、前記規格に従って前記デジタルデータに復号化する処理を実行するプログラムである
ことを特徴とする命令実行回路。
【請求項３】
請求項２に記載の命令実行回路であって、
前記第１記憶素子には、前記プロセッサに、前記復号化の処理を実行させるための命令が記憶され、前記第２記憶素子には、前記プロセッサに、前記復号化の処理が終了した後の時間調整の処理を実行させるための命令が記憶される
ことを特徴とする命令実行回路。
【請求項４】
請求項１から３のいずれかに記載の命令実行回路であって、
前記プロセッサは、前記第２記憶素子に記憶されている前記ループ処理内の命令を実行している際に、所定の割り込み信号が入力された場合には、前記ループ処理内の前記命令の実行を終了し、前記第１記憶素子に記憶されている命令の実行を開始する
ことを特徴とする命令実行回路。
【請求項５】
請求項１から４のいずれかに記載の命令実行回路であって、
前記第１記憶素子は、ＲＯＭ及びＲＡＭのうちの少なくともいずれかにより構成され、
前記第２記憶素子は、レジスタにより構成される
ことを特徴とする命令実行回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−１３３６３７（Ｐ２０１２−１３３６３７Ａ）
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願番号】特願２０１０−２８６０４２（Ｐ２０１０−２８６０４２）
【出願日】平成２２年１２月２２日（２０１０．１２．２２）
【出願人】（３１１００３７４３）オンセミコンダクター・トレーディング・リミテッド (166)
【Ｆターム（参考）】
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願日】平成２２年１２月２２日（２０１０．１２．２２）
【出願人】（３１１００３７４３）オンセミコンダクター・トレーディング・リミテッド (166)
【Ｆターム（参考）】
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