【課題】複数のレジスタへのアクセスを高速に行う。
【解決手段】制御装置は、複数のレジスタのアドレスをそれぞれ保持し、前記複数のレジスタのアドレスとは異なる第１のアドレスの指定に応答して前記複数のレジスタのアドレスを出力するアドレス設定部と、前記アドレス設定部から前記複数のレジスタのアドレスが入力され、当該複数のレジスタを選択する選択信号を同じタイミングで出力する第１のデコーダと、前記第１のアドレスに対する書込みデータを前記選択信号により選択される複数のレジスタに並行して書き込み、また、前記選択信号により選択される複数のレジスタから並行して読み出したデータを前記第１のアドレスからの読出しデータとして出力するデータ入出力部とを有する。複数のレジスタへ同時にアクセスでき、レジスタアクセスが高速化される。 （もっと読む）

【課題】スタックド・レジスタ・ファイル・システムの性能を向上させる。
【解決手段】バッキング記憶装置バッファ３０は、物理レジスタファイル２８と、スタックド・レジスタ・ファイル・アーキテクチャ内のバッキング記憶装置３６との間に挿入される。レジスタ・セーブ・エンジンは、アクティブではないオンチップの手順に割り当てられた物理レジスタファイル内のレジスタからデータを一時的に記憶し、新たな手順に再割当されるためにレジスタをフリーにする。手順が完了し、以前のアクティブではない手順に制御を戻すと、レジスタ記憶エンジンは、アクティブではない手順に関連するデータを、バッキング記憶装置バッファから取り出し、物理レジスタファイル内のレジスタへ戻す。このレジスタは、アクティブではない手順に再割当される。 （もっと読む）

【課題】 汎用レジスタのようなアーキテクチャ・リソースへの依存を軽減し、新しい命令を用いるソフトウェア・バージョンの機能及び性能を改善する、既存のアーキテクチャと整合性が取れた新しい命令機能を提供する。
【解決手段】 コンピュータが、１組の汎用レジスタ（ＧＰＲ）を利用する。各々のＧＰＲは、複数の部分を含む。大容量ＧＰＲモードで動作するオペレーティング・システム及びアプリケーションのようなプログラムは、ＧＰＲ全体にアクセスするが、小容量ＧＰＲモードで動作するアプリケーションのようなプログラムは、一度に一部分にしかアクセスすることができない。小容量ＧＰＲモードにおいて、命令オペコードは、どの部分にアクセスするかを決定することができる。 （もっと読む）

マイクロプロセッサ(10)は、多数の行先ビットを記憶し、かつ、乗算ユニット(14)に提供するようになされた少なくとも1つの汎用レジスタ(12)と、少なくとも乗算-高位命令(20)および乗算-高位および累算命令(22)を乗算ユニットに提供するように適合された制御ユニット(18)とを備えている。乗算ユニットは、さらに、少なくとも第1および第2の原始オペランド(24、26)を受け取るようになされており、これらの原始オペランドは、それぞれ関連する数の原始ビットを有しており、かつ、該関連する数の原始ビットの和は行先ビットの数より多く、また、乗算ユニットは、多数の精度向上ビットを記憶し、かつ、提供するようになされた少なくとも1つのキャッシュエントリを備えたレジスタ拡張キャッシュ(28)に接続されており、また、結果オペランドの行先部分を汎用レジスタに記憶し、かつ、結果オペランドの精度向上部分をキャッシュエントリに記憶するように適合されている。結果オペランドは、受け取った命令に応じて、乗算-高位演算によって生成され、あるいは乗算-高位および累算演算によって生成される。
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【課題】レジスタ・リネーミング機構を実装するプロセッサを備えた情報処理装置におい、プログラムを最適化するだけの手段では回避できないメモリアクセスやレジスタの解放待ち時間を回避すること。
【解決手段】レジスタ・リネーミング機構を実装すると共に、図１（ａ）に示すレジスタの使用状況の下で、ユーザ（プログラマ等）は、命令セットに導入した専用命令（論理レジスタに割り当てが可能な未使用の仮想レジスタの数を増加または減少させる命令）を発行し、実行させる。これにより、未使用の仮想レジスタの数を図１（ｂ）、図１（ｃ）に示すように変更できるので、ソフトウェアによって、それ自身のプログラム特性に最適化したレジスタの利用を図ることが可能となる。また、レジスタ上のデータをメモリへ退避するようなメモリアクセスの発生や、レジスタの解放待ち時間の発生が抑制されるので、処理性能を向上させることができるようになる。 （もっと読む）

【課題】汎用レジスタの使用効率を最適化することが可能なマイクロコンピュータを提供すること。
【解決手段】制御部１３は、命令コードのデコード結果に応じて、命令の実行を制御する。ＧＲＡレジスタ３２は、複数の汎用レジスタのそれぞれに対するアクセス属性を記憶する。モード記憶部３１は、ＣＰＵの動作を制御するためのモードを記憶する。そして、レジスタアクセス許可判定回路３３は、制御部１３から汎用レジスタに対してアクセス要求がある場合に、ＧＲＡレジスタ３２に記憶されるアクセス属性およびモード記憶部３１に記憶されるモードに応じて、当該汎用レジスタに対するアクセスを許可するか否かを判定する。したがって、モードに対応して使用される汎用レジスタの本数を変更することができ、汎用レジスタの使用効率を最適化することが可能となる。 （もっと読む）

【課題】既存の半導体集積回路に対して機能の追加や修正がある場合でも、当該既存の半導体集積回路で作成したソフトウェアを使用可能、かつ、ＣＰＵの性能を向上可能な半導体集積回路及びレジスタアドレス制御装置を提供すること。
【解決手段】半導体集積回路１１０は、モード１からモードＮ（１２０、１３０、１４０）に対応して、アドレスビットの割り当てを組み換えたレジスタマップ１〜レジスタマップＮ（１２１、１３１、１４１）を有する。各レジスタマップは、対応するモードによって選択することができ、モードを切替えることで、いずれかのレジスタマップが使用可能となる。 （もっと読む）

【課題】汎用レジスタの故障時にも、安定動作が要請される命令コード群を確実に実行する。
【解決手段】マイクロコンピュータに内蔵された汎用レジスタの故障検出の結果、故障が検出された場合に、対象とする命令コード群に含まれる各命令コードが必要とする数以上の正常な汎用レジスタを確保する。次に、前記命令コード群が格納された第１の記憶装置から命令コードを読み出し、汎用レジスタを使用する命令コードを、前記必要数確保した汎用レジスタ群を使用するよう書き換えて、第２の記憶装置に再配置（展開）する。以後、前記第２の記憶装置から前記命令コードを読み出して実行する。 （もっと読む）

【課題】マイコンなどの情報処理装置のレジスタ拡張を行う場合、拡張レジスタにアクセスするには、命令コードの追加・変更やレジスタ切り替えのための操作が必要になる。
【解決手段】命令メモリ１と、データメモリ９と、命令メモリから読み出された命令に従って制御信号を生成する命令制御部４と、命令制御部による制御信号に従ってデータメモリに対してアクセスを行うロード・ストアユニット１０と、命令制御部による制御信号に従って演算を行う演算器５，６と、演算器５で用いるデータを格納する標準レジスタ群７と、演算器６で用いるデータを格納する拡張レジスタ群８と、選択信号Ａ３により標準レジスタ群７と拡張レジスタ群８とのいずれかを選択する選択手段１２と、選択手段１２に対し選択信号Ａ３を出力する選択条件判定手段１３とを備え、選択条件判定手段１３は、装置内部の特定の状態信号に基づいて選択信号Ａ３を生成する。 （もっと読む）

マルチスレッドシステムの各スレッドについてのマルチモードレジスタファイルが記述される。１つの実施形態では、マルチモードレジスタファイルは第１のモード内のスレッドについてのオペランドを含む。マルチモードレジスタファイルは第２のモード内のオペランドを置換する分岐予測情報をさらに含む。
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【課題】単精度浮動小数点データおよび倍精度浮動小数点データを扱うプロセサにおいて、新しい単精度浮動小数点データの格納方式を提案し、バイパス機能のための依存関係検出回路を構成するハードウェア量を可能な限り低減すること。
【解決手段】倍精度浮動小数点データを格納可能な大きさを有する、倍精度浮動小数点データと単精度浮動小数点データとが格納されるレジスタを備えるプロセサにおいて、単精度浮動小数点データ処理が指定された場合、前記レジスタの上位半分に入力した単精度浮動小数点データを書き込むとともに、前記レジスタの下位半分にオールゼロを書き込む、単精度浮動小数点データ格納方式。 （もっと読む）

【課題】処理の高速化を図ることができるデータ処理装置を提供すること。
【解決手段】演算器と、当該演算器にて処理されるデータを格納するレジスタと、当該レジスタに格納されているデータの退避先となるキャッシュメモリよりもレジスタに対して高速にアクセス可能なレジスタキャッシュと、演算器がキャッシュメモリに対してアクセスしていないときにレジスタキャッシュに記憶されたデータをキャッシュメモリに記憶するメモリバスアービタと、レジスタに対するデータの入出力を制御する制御部と、を備え、上記レジスタキャッシュは、レジスタに格納されているデータの書き出し要求に応じて当該レジスタから出力されたデータを記憶する機能を有すると共に、レジスタへのデータの復元要求に応じてレジスタキャッシュ内に記憶されたデータのうち当該復元要求されたデータを選択してレジスタに復元する機能を有する。 （もっと読む）

【課題】汎用レジスタの書き込み／読み出し回数の低減および消費電力の低減が可能なパイプライン型プロセッサを提供する。
【解決手段】ＥステージとＷＢステージの間に配置されたパイプラインレジスタ１、２が、保持しているデータの有効性を示すデータ有効フラグ（Ｆ１、Ｆ２）および保持しているデータの前記汎用レジスタへの書き込みを制御する書き込み制御フラグ（Ｗ１、Ｗ２）を格納する領域を有し、データ有効フラグが「有効」を示すときは、汎用レジスタ１００の代わりにパイプラインレジスタ１、２を読み出すバイパス回路３を備え、書き込み制御フラグによる汎用レジスタ１００への書き込み終了後も、パイプラインレジスタ１、２に保持されているデータを引き続き保持し、先行命令とデータ依存関係にある後続命令の実行時に、バイパス回路３を介してＥステージへ供給する。 （もっと読む）

【課題】本発明は、固定長のまま命令を拡張する演算処理装置を提供することを課題とする。
【解決手段】命令拡張情報を格納するＸＡＲレジスタ１を設ける。実行演算器５は、ＸＡＲレジスタ１に情報を設定する命令に続く命令を、ＸＡＲレジスタ１内の命令拡張情報に基づいて命令拡張する。 （もっと読む）

【課題】半導体デバイスのレジスタの構成を動的に変更する。
【解決手段】半導体デバイス１のレジスタ１００を、半導体デバイス１が使用するアドレス領域である通常エリア１０１と、通常エリア１０１のアドレスに対応する仮想アドレスを複数定義するアドレス領域である変換エリア１０２と、仮想アドレスのビット毎に対応する通常エリア１０１のアドレスとビット位置を定義したデータ列を複数含む変換テーブル１０３と、に分け、仮想アドレスのレジスタには、仮想アドレスに対応するデータ列のアドレスが設定され、外部から入力されたアドレス値とデータを含む命令コードに対し、アドレス値が変換エリアのアドレス領域に含まれる場合、アドレス値が示すレジスタに設定された変換テーブルのアドレスのデータ列に基づき、データをビット毎に対応する通常エリアのアドレスのビット位置に書き込む。 （もっと読む）

【課題】マイクロプロセッサにおいて、サブルーチンの呼び出しに伴うレジスタの退避・復元を高速に実行すると共に、プログラムの規模の増大を抑制する。
【解決手段】レジスタファイル２０は、演算処理に用いるデータを格納する１以上のレジスタを備える。退避メモリ３０は、レジスタから退避されたデータを格納する。退避制御部４０は、サブルーチン内でのレジスタへの書き込み命令の実行時に、書き込み先のレジスタに格納されているデータを退避メモリ３０に退避させる。また、退避制御部４０は、サブルーチンからの復帰命令の実行時に、退避メモリ３０に退避されたデータを対応するレジスタに書き戻す。 （もっと読む）

【課題】メモリに格納されたリングバッファのデータ構造を持つ系列データであるリングバッファ系列データの転送を高速化することができるデータ処理装置を提供する。
【解決手段】リングバッファ系列データを格納するメモリ２と、１または複数のデータを対象として演算を行う演算器５と、前記演算器５の演算対象データまたは前記演算器５の演算結果データを格納するレジスタ８と、前記メモリ２と前記レジスタ８との間のデータ転送を制御するデータ転送制御部１とを有するデータ処理装置１００であって、前記リングバッファ系列データのデータ転送に関する制御情報を格納するリングバッファ転送制御レジスタ３を有し、前記データ転送制御部１は、前記リングバッファ転送制御レジスタ３の内容に従い前記リングバッファ系列データのデータ転送を行う。 （もっと読む）

【課題】複数の演算による条件コードに基づいて行われるオペランドの供給を高速化する。
【解決手段】実行ユニット群５００の４つの演算ユニットにおける演算により生成された条件コードは、設定レジスタ３２０の書込みモードレジスタ（Ｒｅｇ＿ＷＲＭＯＤＥ）の値に従って、フラグ書込み部３３０によりレジスタファイル３１０の条件コードセットレジスタｒＦに書き込まれる。条件コードセットレジスタの各フラグは、設定レジスタ３２０のマスクレジスタ（Ｒｅｇ＿ＭＡＳＫ）、反転レジスタ（Ｒｅｇ＿ＸＯＲ）、比較パターンレジスタ（Ｒｅｇ＿ＭＡＴＣＨ）および機能レジスタ（Ｒｅｇ＿ＦＵＮＣ）の各値に従って、フラグ変換部３４０によって変換されて、変換条件コードセットｒＦ＿ｏｕｔとして出力される。この変換条件コードセットに基づいて、他の命令のオペランドが供給される。 （もっと読む）

【課題】パックドデータおよび非パックドデータに選択演算を実行する命令の提供。
【解決手段】プロセッサに結合されるメモリ中に、ソースオペランド内の第１のパックドデータと、デスティネーションオペランド内の第２のパックドデータが格納される。プロセッサは、ソースオペランドの制御ビットが「１」に設定される場合に第１のパックドデータを選択し、そのデータをデスティネーションオペランド内に格納する。制御ビットが「１」に設定されない場合、プロセッサはデスティネーションオペランド内のデータを保持する。デスティネーションオペランドの最終値がメモリ内に格納される。 （もっと読む）