【課題】一つのチップの機能ブロックから別のチップの機能ブロックへデータを転送する場合に、予め定められた機能ブロックからのデータについては、転送遅延が生じないようにする。
【解決手段】監視部３７は、第１の送信バッファ２５に蓄積されているデータ量が、所定のしきい値を超えていれば、第１のチップ１１と第２のチップ１３との間でデータの転送遅延が発生するとみなす。しきい値を超えれば、第２にチップ１３に配置された複数の第２の機能ブロックのうち予め定められた第２の機能ブロックについては、第２のチップ１３において、第２の送信バッファを経由させずに第２の追越用ラインを経由させ、第１のチップ１１において、第１の受信バッファ３５を経由させずに第１の追越用ライン３９を経由させて、宛先となる第１の機能ブロック１９へ転送させる。 （もっと読む）

【課題】コア間通信用のバッファを新たに設けることなく、コア間通信のレイテンシを低減可能なオンチップルータ及びそれを用いたマルチコアシステムを提供する。
【解決手段】実施形態に係るオンチップルータは、宛先変更用テーブルと、検索部と、経路計算部と、ヘッダー生成部とを備える。宛先変更用テーブルは、共有メモリ上の宛先アドレスと、宛先コアに接続されたルータの識別子とを対応させる。検索部は、書き込み要求パケットの宛先アドレスと同一のアドレスを有する有効なエントリが宛先変更用テーブルに存在するか否かを検索する。経路計算部は、検索の結果、有効なエントリが前記宛先変更用テーブルに存在すれば、そのエントリの識別子のルータを宛先として経路計算を行う。ヘッダー生成部は、計算されたルータの識別子を書き込み要求パケットのヘッダーに格納し、かつ宛先を変更したことを示すリルーテッドフラグを立てる。 （もっと読む）

【課題】スループットを維持しつつ、命令間の順序保証を行うこと。
【解決手段】本発明にかかる要求転送装置は、複数の要求元のそれぞれから、複数の要求先のいずれかが指定された複数の要求を含む要求群を受け付け、受け付けた要求群に含まれる各要求に対して、当該要求群を識別するための識別情報を付加し、識別情報を対応付けた複数の領域に予め分割され、複数の要求先に対応する複数のバッファのうち、各要求に指定された要求先に対応するバッファ内で付加された識別情報に対応付けられた領域へ各要求を格納し、複数のバッファのそれぞれから、識別情報に対応付けられた領域単位に、格納された要求を読み出し、読み出した要求を、当該要求に指定された要求先へ出力する。 （もっと読む）

【課題】 データの優先度判定を簡単な機構で実現し、データ処理装置におけるパケットの転送効率を向上させる。
【解決手段】 通信可能に接続されている複数のモジュールにおいて、一連のデータ処理で利用するモジュール間のデータ転送で利用するパケットの送信元ＩＤの値が、そのパケットの有するデータのパイプライン処理におけるフェーズも示すように設定することによって、パケットを処理させるモジュールの識別と、パケットを転送する優先度の判定とを行う。 （もっと読む）

【課題】 ＣＰＵを備えたデータ処理ユニット間のデータ交換を高速で行えると共に、データ交換に関連するプログラムを簡略化できるデータ処理装置を提供する。
【解決手段】 第１のデータ処理ユニット１から第２のデータ処理ユニット２にデータを転送するために利用される第１の記憶部３１と、第２のデータ処理ユニット２から第１のデータ処理ユニット１にデータを転送するために利用される第２の記憶部３２とを備えた通信ユニット４を有するデータ処理装置３を提供する。これにより、データ処理ユニット間のデータ交換を、それぞれのデータ処理ユニットのＣＰＵ同士を協調制御することなく、非同期で行うことが可能となり、各ユニット間のデータ交換の制御が簡略化できる。 （もっと読む）

【課題】各プロセッサ間での共有リソースの送受を比較的簡易で汎用性のある形態で実現する共有リソースのプロセッサ間通信方法を提供する。
【解決手段】複数のプロセッサによって共通に使用される共有リソース領域と該共有リソース領域を管理する共有リソース管理領域とを有する共有メモリを備え、前記複数のプロセッサ相互で排他制御が必要な共有リソースの送受を前記共有メモリを経由して行うマルチプロセッサ間通信方法において、前記共有リソース領域に、前記複数のプロセッサ相互のタスク（スレッド）にてリード／ライトの制御種別で分類した共有リソースに対し、各共有リソース毎にリングバッファによるバッファ機能を持たせて多重化を可能とすると共に、前記共有リソースのリード／ライトの制御時に参照と更新処理が可能な前記共有リソースに対する前記リングバッファのインデックスを簡易的な排他制御管理領域として設けた。 （もっと読む）

【課題】複数のプロセッサ間でのデータ転送効率を向上可能なマルチプロセッサシステムを提供する。
【解決手段】例えば、マイコン［１］ＭＣ１およびそのシステムメモリＭＥＭ１と、マイコン［２］ＭＣ２およびそのシステムメモリＭＥＭ２とを備えた構成において、ＭＥＭ１のデータをＭＥＭ２に転送する際の経路上にデータ中継装置ＰＣＩＣを設ける。ＰＣＩＣは、バッファ［Ａ］ＢＦＡおよびバッファ［Ｂ］ＢＦＢを含み、大容量のデータを転送する際にはＢＦＡとＢＦＢが交互にアクセスされる。例えば、ＭＣ１内のＤＭＡコントローラＤＭＡＣ１によってＢＦＢにデータが格納される際には、ＭＣ２内のＤＭＡコントローラＤＭＡＣ２によってＢＦＡからデータを読み出され（Ｓ６３）、これによって空となったＢＦＡに対して続くデータがＤＭＡＣ１によって格納される（Ｓ６４）。 （もっと読む）

【課題】機械可読媒体において具体化されるデザイン構造を提供する。
【解決手段】このデザイン構造の実施態様はネットワーク・オン・チップ（‘ＮＯＣ’）を含み、該ＮＯＣは、統合プロセッサ（‘ＩＰ’）ブロックと、ルータと、メモリ通信コントローラと、ネットワーク・インターフェース・コントローラとを含み、各ＩＰブロックはメモリ通信コントローラとネットワーク・インターフェース・コントローラとを通してルータに適合させられ、各メモリ通信コントローラはＩＰブロックとメモリとの間の通信を制御し、各ネットワーク・インターフェース・コントローラはルータを通してＩＰブロック間通信を制御し、該ネットワークはパーティションに組織され、各パーティションは少なくとも１つのＩＰブロックを含み、各パーティションに１つの独自の物理メモリ・アドレス空間への排他的アクセスが割り当てられ、１つ以上のアプリケーションが該パーティションのうちの１つ以上のパーティション上で実行する。 （もっと読む）

【課題】高レベル・データ・リンク・コントローラから多数個のディジタル信号プロセッサ・コアに信号を分配するための装置と方法を提供する。
【解決手段】共有された高レベル・データ・リンク・コントローラによりパケットが受け取られる時、データ信号群が処理され、そして一時的な記憶ユニットの中に配置される。受け取られたパケットのアドレス信号群が、チヤンネル・ブロック・ユニットに送られ、そしてそこでそれに向けてパケットが振り向けられるディジタル信号プロセッサ・サブシステムが識別され、そしてそれに対応するＩＮＴＥＲＲＵＰＴ信号が発生される。このＩＮＴＥＲＲＵＰＴ信号がスイッチに送られる。一時的な記憶ユニットからの信号群を受け取るスイッチは、これらの信号群を、識別された信号処理サブシステムに付随するチヤンネルの中のバッファ・メモリに進める。予め定められた状態に応答して、これらの信号群が、識別されたディジタル信号プロセッサ・サブシステムに進められる。 （もっと読む）

共有メモリ（ＳＭ）を介したインタープロセッサ通信のための管理モジュール（ＡＭ）、生産者プロセッサ（ＰＰ）及び消費者プロセッサ（ＣＰ）、その構成、及び方法。上記モジュール（ＡＭ）は、各々が読出しサブバッファ（ＷＳＢ）と書込みサブバッファ（ＷＳＢ）とアイドルサブバッファ（ＩＳＢ）とトリプルバッファ（Ｂ０〜Ｂｍ）のステートを格納し（１０）、管理する（１１）手段と、少なくとも１つの生産者プロセッサ（ＰＰ）及び少なくとも１つの消費者プロセッサ（ＣＰ）と通信する（２０）手段とを備える。上記管理手段（１１）は、生産者プロセッサアクセス又は消費者プロセッサアクセスにそれぞれ応じて、トリプルバッファ（Ｂ０〜Ｂｍ）から目標読出しサブバッファ（ＲＳＢ）又は書込みサブバッファ（ＷＳＢ）を定めるものである。 （もっと読む）

【課題】受信バッファとしての受信キューの容量を大きくすることなくバス使用効率を向上させる。
【解決手段】該送信装置が、複数の送信側コマンドキュー１７と、複数の送信側データキュー１８と、送信側コマンドキュー及び送信側データキューに対してコマンド又はデータを格納制御するキュー制御部１９と、送信側コマンドキュー１７からのコマンド又は送信側データキュー１８からのデータのうちのいずれかをバスへ選択的に出力する送信側セレクタ２０と、キュー制御部１９の制御により送信側コマンドキュー１７及び送信側データキュー１８に該コマンド及び該コマンドに対応したデータが格納されると、送信側セレクタ２０において出力されるコマンドを選択するためのセレクト信号を出力する送信側セレクタ制御部２１と、をそなえる。 （もっと読む）

【課題】 この発明は、駆動回路において大きな駆動力を必要とせず且つ、制御信号線の配線遅延が生じない並列プロセッサを提供することを目的とする。
【解決手段】 グローバルプロセッサ２で発生したプロセッサエレメント制御信号を、任意のＰＥ単位（ＧＰＥ）のローカル信号発生部５０に供給されるグローバル制御信号（ＧＣＳ）と、ローカル信号発生部５０でバッファされ、任意のＰＥ単位（ＧＰＥ）に含まれるＰＥ３ａのみ供給されるローカル制御信号（ＬＣＳ）に制御信号を分割する。 （もっと読む）

本発明の基本概念は、待ち時間が非一様の完全接続クラスタ間ネットワークに基づくクラスタ化ＩＬＰプロセッサを提供することである。クラスタ化命令レベル並列処理プロセッサが提供される。前記プロセッサは、少なくとも１つのレジスタ・ファイル（ＲＦ）および少なくとも１つの機能単位（ＦＵ）をそれぞれ有する複数のクラスタ（Ｃ１〜Ｃ６）を有し、前記クラスタ（Ｃ１〜Ｃ６）が互いに完全に接続され、前記クラスタ（Ｃ１〜Ｃ６）間の接続の待ち時間が、前記クラスタ（Ｃ１〜Ｃ６）間の距離に依存する。
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【課題】 限りあるメモリ容量を有効に使用する。
【解決手段】 メモリアドレスの順方向からアクセスする順方向ポインタでアクセスされる順方向領域と逆方向からアクセスする逆方向ポインタでアクセスされる逆方向領域とに分割される共有メモリ２１を制御する共有メモリ制御装置１００であって、前記順方向ポインタ及び前記逆方向ポインタを監視し、監視結果に基づいて、前記順方向領域及び前記逆方向領域の使用状況を検知する比較手段１３，３３と、検知した前記使用状況に応じて、前記順方向領域と前記逆方向領域との境界を変更する境界値変更手段２０とを備える。 （もっと読む）