【課題】システム全体として、メモリアクセスのレイテンシを小さくすることのできるマルチプロセッサシステムを提供する。
【解決手段】あるプロセッサ８が別のノードのメインメモリ９にアクセスしたのをトリガとして、プロセッサ８がアクセスしたデータをそのメインメモリ９から取得して、アクセスしたプロセッサ８と対になったメインメモリ９に移動するアクセスデータ移動手段と、アクセスデータを格納するメインメモリ９から一部データを廃棄してアクセスデータを格納するための容量を確保する格納容量確保手段と、廃棄したデータを替わりに格納するためのメインメモリ９を複数のメインメモリ９の中から選択する格納メモリ選択手段と、選択したメインメモリに廃棄したデータを格納する廃棄データ格納手段を有するメモリ管理機構１０をプロセッサ８とメインメモリ９の間に設置する。 （もっと読む）

【課題】 この発明は、サイクリックメモリに書き込まれた新しい情報を、速やかに送信できるサイクリック通信同期方式を提供することである。
【解決手段】 この発明のサイクリック通信同期方式は、ネットワークを介して接続されている複数の端末間で仮想的に共有するメモリ空間を設け、それぞれの端末が予め書き込む位置を決定しておき、その領域のデータを定周期で他の端末に送信することによりネットワーク全体で共有メモリを実現するサイクリック通信同期方式であって、各端末１０１は、共有メモリの自端末領域２０１を分割した単位毎にアドレスを指定してデータを読み込みネットワークへ送信するデータ送信部２００と、分割した単位毎にアドレスを指定し、該アドレスが読み込みアドレスと不一致の時にバッファメモリ４００のデータを共有メモリに書き込み、該アドレスが読み込みアドレスと一致した時は書き込まない更新手段とを備えるものである。 （もっと読む）

【解決手段】
汎用使用のための内部メモリを有するグラフィクス処理ユニット（ＧＰＵ）及びそのアプリケーションがここに開示される。そのようなＧＰＵは、第１の内部メモリと、第１の内部メモリに結合される実行ユニットと、第１の内部メモリを他の処理ユニットの第２の内部メモリに結合するように構成されるインタフェースと、を含む。第１の内部メモリは積層ダイナミックランダムアクセスメモリ（ＤＲＡＭ）又は埋め込みＤＲＡＭを備えていてよい。インタフェースは第１の内部メモリをディスプレイデバイスに結合するように更に構成されていてよい。ＧＰＵは第１の内部メモリを中央処理ユニットに結合するように構成される別のインタフェースを含んでいてもよい。またＧＰＵはソフトウエアにおいて具現化され且つ／又はコンピューティングシステム内に含まれていてよい。 （もっと読む）

【課題】第２のプロセッサに関連付けられたメモリに第１のプロセッサがアクセスすることを可能にするための方法を提供すること。
【解決手段】この方法は、第１のプロセッサから、ＮＵＭＡデバイスのためのＭＭＩＯアパーチャを含む第１のアドレスマップを受け取るステップと、第２のプロセッサから、ハードウェアデバイスのためのＭＭＩＯアパーチャを含む第２のアドレスマップを受け取るステップと、第１のアドレスマップと第２のアドレスマップを組み合わせることによってグローバルアドレスマップを生成するステップと、第１のプロセッサからＮＵＭＡデバイスに送られたアクセス要求を受け取るステップと、第１のアクセス要求と変換テーブルとに基づいて、メモリアクセス要求を生成するステップと、グローバルアドレスマップに基づいて、メモリアクセス要求をメモリにルーティングするステップとを含む。 （もっと読む）

【課題】コンピュータシステム内に含まれる他のプロセッサとの競合を引き起こすことなしにハードウェアデバイスに対する、プロセッサによるアクセスを可能とする方法をていきょうすること。
【解決手段】この方法は、第１のプロセッサから第１のアドレスマップを、また第２のプロセッサから第２のアドレスマップを受け取るステップであり、各アドレスマップは、プロセッサがアクセスするように構成されているハードウェアデバイスのセットのためのメモリマップド入出力アパーチャを含む、ステップと、第１と第２のアドレスマップを組み合わせることによってグローバルアドレスマップを生成するステップと、第１のプロセッサから第１のアクセス要求を受けるステップと、グローバルアドレスマップ内に含まれるアドレスマッピングに基づきハードウェアデバイスに第１のアクセス要求をルーティングするステップとを含む。 （もっと読む）

【課題】処理効率の低下を来すことなく、複数の演算処理部で効率的に演算処理が実行可能な制御装置を提供する。
【解決手段】複数のＣＰＵ２，３が通信バス９で接続され、被制御装置と接続される入出力部７ａが各ＣＰＵ２，３で共用可能に構成され、一方のＣＰＵ２が前記入出力部７ａをアクセスして前記被制御装置に対する入出力処理を実行し、他方のＣＰＵ３が前記入出力処理の結果に基づいて前記入出力処理以外の演算処理を実行するように制御装置１を構成する。一方のＣＰＵ２が入出力処理で得られたデータを、他方のＣＰＵ３のＲＡＭ６に書き込み、他方のＣＰＵ３が入出力処理以外の演算処理で得られたデータを、一方のＣＰＵ２のＲＡＭ５に書き込むことにより、各ＣＰＵ２，３の間でデータが授受される。 （もっと読む）

【課題】プログラムを各演算部で並列処理することにより処理効率を向上するマルチコアプロセッサの利点を損なうことなく、各演算部間で複数のデータのやり取りを実行する際に、複数のデータの同時性を維持することができる車両制御装置を提供する。
【解決手段】車両制御値を算出する複数の演算処理を実行する車両制御装置であって、外部から所定のタイミングで入力される入力値に基づき、一組の制御変数を算出する変数演算処理を繰返し実行する一の演算部３と、一の演算部３で演算された一組の制御変数を取り込んで、車両制御値を算出する制御値演算処理を繰返し実行する他の演算部４と、一の演算部３で演算された一組の制御変数が他の演算部４で一括して取り込まれるように、制御値演算処理の実行タイミングを調整する調整部とを備えている。 （もっと読む）

【課題】疎結合型マルチプロセッサシステムにおいて、レイテンシが短く、ＣＰＵの処理負担が比較的軽く、ソフトウェアの開発効率の低下を極力抑えることが可能なマルチプロセッサシステムを提供する。
【解決手段】リーフノード５０Ｂは、通信回線５２を介して、リーフノード５０Ｃに対してリモートメモリの割り当てを要求し、ルートノード５０Ａに対してメモリマッピングコネクションの作成を要求する。ルートノード５０Ａは、当該要求に応じて、メモリウィンドウ６０３Ｂに対してリモートメモリ６０２Ｃをマッピングし、通信回線５１を介してリーフノード５０Ｂに対してメモリマッピングを指示する。リーフノード５０Ｂは、リモートメモリ６０２Ｃのアドレスについて、メインメモリ５０１Ｂのメモリ空間へマッピングするメモリマッピングを行う。この結果、リーフノード５０Ｂは、通信回線５１を介してリモートメモリ６０２Ｃに対してアクセス可能になる。 （もっと読む）

【課題】一方のプロセッサ用のプログラムを、他方のプロセッサ用のプログラムへ変換する際に、正しく実行されるプログラムへ変換することができる。
【解決手段】本発明は、第１のメモリ４０へアクセスする第１のプロセッサ１０ａと、第２のメモリ２０へアクセスする第２のプロセッサ１０ｂと、第１のメモリ４０と第２のメモリ２０間のデータ転送を行うデータ転送手段５０とを備える情報処理装置１において、第１のプロセッサ１０ａに、プログラムを構成する命令について、メモリアクセス命令以外の命令を第２のプロセッサ１０ｂ用の命令へ変換させ、メモリアクセス命令を第１のメモリ４０上のアクセスデータを第２のメモリ２０へデータ転送手段を介して転送させるプログラムの呼び出し命令を含む命令列へ変換させる機能を実現させることを特徴とするプログラムである。 （もっと読む）

【課題】複数のプロセスを高速に効率良く実行できる分散処理システム、分散処理方法及びプログラムを提供すること。
【解決手段】第１の処理部１０２は、第１のメモリ部１０１の所定の領域へデータを格納し、または第１のメモリ部１０１の所定の領域に格納されているデータを読み出し、一方のプロセッシング・エレメント１００の第１の通信部１０３、１０４は、他方のプロセッシング・エレメント２００に対して第１のメモリ部１０１から読み出したデータを通信経路を用い送信し、または他方のプロセッシング・エレメント２００から前記通信経路を用い受信したデータを第１のメモリ部１０１へ格納し、いずれか一つのプロセッシング・エレメントは、２つ以上のデータの通信経路を有し、通信経路に応じてメモリ部の異なる領域を用いてデータの通信を行うことを特徴とする。 （もっと読む）

【課題】簡単な構成、かつ、仕組みでサイクリックデータの同期性が保証できるサイクリック通信同期システムを提供する。
【解決手段】ネットワーク上に接続された複数の計算機間において各計算機に有するサイクリックメモリ１、２を用いて各計算機のサイクリックデータの同期を取るためのサイクリック通信を行うサイクリック通信同期システムにおいて、計算機におけるサイクリックメモリ１に対してサイクリックデータが更新中であるか否かを示す送信同期フラグ１ａと、計算機におけるサイクリックメモリ１に対してサイクリックデータが送信中であるか否かを示す送信中フラグ１ｂと、送信同期フラグ１ａの設定および送信中フラグ１ｂに基づいてサイクリックデータの更新を行うアプリケーション１０と、送信中フラグ１ｂの設定および送信同期フラグ１ａに基づいてサイクリックデータの送信を行う送信制御部１ｃとを備える。 （もっと読む）

【課題】ＣＰＵ間のデータ送受信に必要となるメモリ領域を削減することを目的とする。
【解決手段】本発明の信号処理回路は、データ転送側のＣＰＵ１に出力バッファを設けず、受信側のＣＰＵ２に転送するべきデータはＤＭＡ制御回路９を用いて直接受信側のＣＰＵ２の入力バッファに書き込む構成をとる。こうする事で複数のＣＰＵ間でのデータ転送に必要となるメモリ容量を削減する事が出来る。 （もっと読む）

【課題】計算機システム上でリモートメモリ書き込み機構を用いたデータ送信中に他の計算機から受信できない問題がある。
【解決手段】送信処理にてデータ分割する閾値を自動的に設定し、送信側計算機にて送信データをその閾値で分割して送信することにより、他の計算機からの送信要求を受信する手段を提供する。更に、データ送信中に通信先計算機間との性能から、データ分割する閾値を動的に変更して、実行中に最適なデータ分割の閾値を算出する手段を提供する。 （もっと読む）

【課題】複数のプロセスを高速に効率良く実行できる分散処理システム等を提供すること。
【解決手段】それぞれ少なくとも処理部とメモリ部と通信部とを有する２つ以上のプロセッシング・エレメント１００、２００が相互に接続された分散処理システムであって、第１の処理部１０２は、第１のメモリ部１０１の所定の領域へデータを格納し、または第１のメモリ部１０１の所定の領域に格納されているデータを読み出し、一方のプロセッシング・エレメント１００の第１の通信部１０３は、他方のプロセッシング・エレメント２００に対して第１のメモリ部１０１から読み出したデータを送信し、または他方のプロセッシング・エレメント２００から受信したデータを第１のメモリ部１０１へ格納することを特徴とする。 （もっと読む）

【課題】 パーティション化可能コンピュータシステムにおいてパーティションにコンピュータ資源を割り振る改良された技法を提供する。
【解決手段】 本発明にかかるコンピュータシステムは、複数のパーティション（５０４ａ、５０４ｂ、７０４ａ、７０４ｂ）にパーティション化されたパーティション化可能コンピュータシステム（１００）であって、集積回路（１０４ａ、６０２）を備え、前記集積回路は、前記複数のパーティションの中の第１のパーティション（５０４ａ、７０４ａ）に割り振られた第１のハードウェア資源（２０６ａ、６２８ａ）と、前記複数のパーティションの中の前記第１のパーティション（５０４ａ、７０４ａ）と異なる前記複数のパーティションの中の第２のパーティション（５０４ｂ、７０４ｂ）に割り振られた第２のハードウェア資源（２０６ｂ、６２８ｂ）とを備える。 （もっと読む）

【課題】 性能を低下させるようなコンピュータ資源の消費を行わずにノード間メモリアクセスを削減する。
【解決手段】 プログラムに含まれる１以上のプロセスのうちの各プロセスが、ｃｃＮＵＭＡアーキテクチャの何れかのノードに属するＣＰＵと何れかのノードに属するメモリを用いて実行される方式に適用されるプロセス配置装置において、各プロセス毎に、該プロセスを実行するＣＰＵが属するノードである第１ノード及び所定時間内に該ＣＰＵがアクセスする回数が最も高いメモリが属するノードである第２ノードを検出するノード検出手段と、各プロセス毎に、前記第１ノードと前記第２ノードが一致するか否かを判断するノード一致判断手段と、各プロセス毎に、前記第１ノードと前記第２ノードとが一致しない場合に、該プロセスを実行するＣＰＵを、前記第２ノードに属するＣＰＵに変更するＣＰＵ割当変更手段を備える。 （もっと読む）