【課題】相互接続装置においてデッドロックを回避しつつ、レイテンシを低減する。
【解決手段】リクエスト管理部は、複数のマスタのいずれかから複数のスレーブのいずれかに対して発行されたリクエストがそのリクエストに先行して発行された先行リクエストの複数のスレーブのいずれかへの出力を待つべき待機リクエストである場合にはその待機リクエストに先行リクエストを対応付けて管理する。調停部は、複数のマスタから発行された複数のリクエストを調停して調停したリクエストを複数のスレーブのうち調停したリクエストの宛先である応答デバイスに出力する。リクエスト待機制御部は、待機リクエストを待機させて、その待機リクエストに対応する先行リクエストが複数のスレーブのいずれかに出力された後に待機リクエストを調停部へ出力する。 （もっと読む）

【課題】一つのチップの機能ブロックから別のチップの機能ブロックへデータを転送する場合に、予め定められた機能ブロックからのデータについては、転送遅延が生じないようにする。
【解決手段】監視部３７は、第１の送信バッファ２５に蓄積されているデータ量が、所定のしきい値を超えていれば、第１のチップ１１と第２のチップ１３との間でデータの転送遅延が発生するとみなす。しきい値を超えれば、第２にチップ１３に配置された複数の第２の機能ブロックのうち予め定められた第２の機能ブロックについては、第２のチップ１３において、第２の送信バッファを経由させずに第２の追越用ラインを経由させ、第１のチップ１１において、第１の受信バッファ３５を経由させずに第１の追越用ライン３９を経由させて、宛先となる第１の機能ブロック１９へ転送させる。 （もっと読む）

【課題】情報間の順序を保証しつつ相互結合網の性能低下を抑制する相互結合網制御システム及び方法を提供すること。
【解決手段】本発明にかかる相互結合網制御システムは、相互結合網２と、順序保証バッファ３と、順序情報制御部４と、読出制御部５とを有する。相互結合網２は、複数の入力ポートと複数の出力ポートとを有し、入力ポートから入力された情報を、情報の出力先である出力ポートに出力する。順序情報制御部４は、入力ポートに入力される情報に対し、情報の出力先である出力ポート毎に、情報の読出順序を定める順序情報を付与する。順序保証バッファ３は、出力ポートから出力された情報を蓄積する。読出制御部５は、順序保証バッファ３に蓄積された情報を、順序情報により定められる順序にしたがって読出す。 （もっと読む）

【課題】スループットを維持しつつ、命令間の順序保証を行うこと。
【解決手段】本発明にかかる要求転送装置は、複数の要求元のそれぞれから、複数の要求先のいずれかが指定された複数の要求を含む要求群を受け付け、受け付けた要求群に含まれる各要求に対して、当該要求群を識別するための識別情報を付加し、識別情報を対応付けた複数の領域に予め分割され、複数の要求先に対応する複数のバッファのうち、各要求に指定された要求先に対応するバッファ内で付加された識別情報に対応付けられた領域へ各要求を格納し、複数のバッファのそれぞれから、識別情報に対応付けられた領域単位に、格納された要求を読み出し、読み出した要求を、当該要求に指定された要求先へ出力する。 （もっと読む）

【課題】１個のＦＩＦＯ回路に格納されているデータを複数のＣＰＵが互いに独立して読出せるＦＩＦＯデータ読出装置を提供する。
【解決手段】ＣＰＵ２およびＣＰＵ４によるＦＩＦＯ回路１２に対する読出要求は、ＦＩＦＯ読出回路２０により処理される。ＦＩＦＯ回路１２に対するＣＰＵ２による総読出回数がＣＰＵ４による総読出回数以上であれば、ＦＩＦＯ読出回路２０はＦＩＦＯ回路１２からデータを読み出してＣＰＵ２に送出するとともに、ＣＰＵ４用のＤＰＲＡＭ３２にそのデータを書き込む。ＣＰＵ２による総読出回数がＣＰＵ４による総読出回数よりも小さい場合、ＣＰＵ２によるＦＩＦＯ回路１２に対する読出要求に対応するデータは、すでにＣＰＵ４に送出されているとともにＣＰＵ２用のＤＰＲＡＭ３０に書き込まれているので、ＦＩＦＯ読出回路２０は、ＤＰＲＡＭ３０の該当アドレス位置からデータを読出してＣＰＵ２に出力する。 （もっと読む）

【課題】 高密度実装するサーバモジュールのメモリ容量の増設を容易にする。
【解決方法】 メモリ容量を追加するためのメモリ増設モジュールをサーバシステムに備えることにより、サーバブレードのＣＰＵには通常のメモリと認識可能な外部メモリの増設手段を持ち、複数のサーバブレードで１つのモジュールを共有することにより、複数のサーバブレードのメモリ容量を増設が可能なサーバシステム。 （もっと読む）

データ処理装置のためのインターコネクト回路機構が開示される。このインターコネクト回路機構は、少なくとも１つのイニシエータデバイスが、少なくとも１つの受信デバイスにアクセスする際に経由することができる、データルートを提供するように構成され、このインターコネクト回路機構は、少なくとも１つのイニシエータデバイスからトランザクション要求を受信するための、少なくとも１つの入力と、少なくとも１つの受信デバイスにトランザクション要求を出力するための、少なくとも１つの出力と、少なくとも１つの入力と少なくとも１つの出力との間でトランザクション要求を送信するための、少なくとも１つの経路と、受信されたトランザクション要求を、少なくとも１つの入力から少なくとも１つの出力へルーティングするための制御回路機構とを含み、この制御回路機構が、バリアトランザクション要求に応答して、少なくとも１つの経路のうちの１つに沿って通過するトランザクション要求のストリーム内部のバリアトランザクション要求に対しての、少なくとも一部のトランザクション要求の順序付けを、トランザクション要求のストリーム内のバリアトランザクション要求の後に発生する少なくとも一部のトランザクション要求に対しての、トランザクション要求のストリーム内のバリアトランザクション要求の前に発生する少なくとも一部のトランザクション要求の順序変更を許可しないことによって、維持するように構成され、この制御回路機構が、応答信号生成器を含み、この応答信号生成器は、バリアトランザクション要求の受信に応答して、応答信号を発行し、この応答信号は、バリアトランザクション要求に応答して遅延されたいずれかのトランザクション要求が更に先へ送信され得ることを、上流のブロッキング回路機構に指示する。
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【課題】処理システムと、処理システム内で通信する方法において、セマフォへのアトミックなアクセスを、バスプロトコルの枠組み内で、追加のハードウェアを最少にして、性能を劣化することなく、実施する技術を提供する。
【解決手段】処理システムは、バスと、バスに連結されたメモリ領域と、バス上でメモリ領域へアクセスする複数の処理構成要素とを含み、各処理構成要素が、セマフォ操作を行って、バス上でのセマフォ位置への読み出し動作および書き込み動作を同時に要求することによって、メモリ領域へのアクセスを得るように構成される。 （もっと読む）

【課題】高速読み取りが可能であって、かつ、局所メモリ間のデータの不整合を防止すること。
【解決手段】第１のプロセッシングエレメントと、その局所メモリである第1のメモリと、第１のプロセッシングエレメントとバスを介して接続された第２のプロセッシングエレメントと、その局所メモリである第２のメモリと、第1及び第２のメモリを含む共有メモリの論理アドレス空間において、１つの論理アドレスに対し、第1及び第２のメモリの物理アドレスが対応付けられた仮想的な共有メモリ領域と、第１のプロセッシングエレメントから前記仮想的な共有メモリ領域に対して書き込みアクセス要求があった場合、第２のプロセッシングエレメントからの前記仮想的な共有メモリ領域に対する書き込みアクセス要求の状況に応じて、第１のプロセッシングエレメントのアクセスを保留にするアービタと、を備える分散共有メモリ型マルチプロセッサ。 （もっと読む）

【課題】複数のプロセッサが搭載される計算機装置において、アプリケーションプログラムの実行性能を向上させる。
【解決手段】複数のプロセッサ装置１００〜１０２が共有する外部デバイス１１７〜１２０の排他使用が必要なアプリケーションプログラムの実行を開始しようとするプロセッサ装置が他のプロセッサ装置にプロセッサ間割込み信号を送信し、プロセッサ間割込み信号を受信した他のプロセッサ装置が外部デバイスへのアクセス動作を停止するため、外部デバイスの排他使用が必要なアプリケーションプログラムを実行するプロセッサに外部デバイスを排他的に使用させることができ、アプリケーションプログラムの実行性能を向上させることができる。 （もっと読む）

【課題】プログラムを各演算部で並列処理することにより処理効率を向上するマルチコアプロセッサの利点を損なうことなく、各演算部間で複数のデータのやり取りを実行する際に、複数のデータの同時性を維持することができる車両制御装置を提供する。
【解決手段】車両制御値を算出する複数の演算処理を実行する車両制御装置であって、外部から所定のタイミングで入力される入力値に基づき、一組の制御変数を算出する変数演算処理を繰返し実行する一の演算部３と、一の演算部３で演算された一組の制御変数を取り込んで、車両制御値を算出する制御値演算処理を繰返し実行する他の演算部４と、一の演算部３で演算された一組の制御変数が他の演算部４で一括して取り込まれるように、制御値演算処理の実行タイミングを調整する調整部とを備えている。 （もっと読む）

【課題】マルチプロセッサシステムの型式に関わらず、任意のプロセッサからの共有メモリに対するアクセス情報を監視することが可能な共有メモリのアクセス監視方法及び装置を提供する。
【解決手段】共有メモリボード100のバスインタフェース部110は、複数のプロセッサ210_1〜210_nの内の任意の要求元プロセッサ210_1から、プロセッサの識別子(210_1)及び共有メモリSMに対するアクセス権の獲得要求RQ1(又は解放要求)が設定されたリクエストパケットRPを受信する。そして、バスインタフェース部110は、アクセス権の獲得要求RQ1(又は解放要求)に応じて、共有メモリSMに要求元プロセッサの識別子(210_1)を設定(又は解除)すると共に要求元プロセッサの識別子(210_1)の設定(又は解除)に対応してアクセス権の獲得ACK1(又は解放)を示すアンサパケットAPを生成し、全てのプロセッサ210_1〜210_nにブロードキャストする。 （もっと読む）

【課題】簡単な構成、かつ、仕組みでサイクリックデータの同期性が保証できるサイクリック通信同期システムを提供する。
【解決手段】ネットワーク上に接続された複数の計算機間において各計算機に有するサイクリックメモリ１、２を用いて各計算機のサイクリックデータの同期を取るためのサイクリック通信を行うサイクリック通信同期システムにおいて、計算機におけるサイクリックメモリ１に対してサイクリックデータが更新中であるか否かを示す送信同期フラグ１ａと、計算機におけるサイクリックメモリ１に対してサイクリックデータが送信中であるか否かを示す送信中フラグ１ｂと、送信同期フラグ１ａの設定および送信中フラグ１ｂに基づいてサイクリックデータの更新を行うアプリケーション１０と、送信中フラグ１ｂの設定および送信同期フラグ１ａに基づいてサイクリックデータの送信を行う送信制御部１ｃとを備える。 （もっと読む）

【課題】マルチプロセッサシステムにおいて、スヌープ等を用いずにデータのコヒーレンシを維持するため、データの送信側が、メモリにデータが書き込まれるのに要する時間だけ待って受信側プロセッサコアに書き込み済みメッセージを送信するとシステムの処理能力の低下を招く。
【解決手段】第１のプロセッサコアは、第１のバス接続部に対し、第２のプロセッサコアへの送信データのメモリへの書き込み要求を送信した後に、書き込み済みメッセージの第２のプロセッサコアへの送信要求を送信し、第１のバス接続部は、書き込み要求に応じてメモリインタフェース部に書き込み要求を送信し、その後、送信要求に応じて、メモリインタフェース部に応答要求を送信し、第１のバス接続部は、メモリインタフェース部から所定の応答を受信した場合に、書き込み済みメッセージを第２のプロセッサコアに対して送信するマルチプロセッサシステム。 （もっと読む）