【課題】メモリアクセス制御装置におけるメモリ帯域の利用効率をさらに向上させる。
【解決手段】命令発行部３１１は、ＲＡＭ１１に格納された要素データにアクセスするメモリアクセス命令を発行する。監視部２３１は、ＲＡＭ１１に対するアクセスの混雑度を監視する。保持部３２４は、監視部２３１で監視された混雑度に応じて検出されたメモリアクセス命令を保持する。生成部３２５は、保持部３２４に保持されたメモリアクセス命令のうち、所定の条件を満たす複数のメモリアクセス命令を圧縮してアクセスリクエストを生成する。リプライデータ処理部３３１は、生成部３２５で生成されたアクセスリクエストに対するリプライデータを、圧縮前の複数のメモリアクセス命令各々のリプライデータに分解する。 （もっと読む）

【課題】アクセス単位が複数ワード長の記憶部を利用しながらアクセス時間を短縮する。
【解決手段】情報処理装置１は、アクセス要求を出力する演算部１０と、複数の接続ポートと、同時並行処理が可能な複数のメモリとを備え、接続ポートに対するアクセス単位が複数ワード長の記憶部２０と、演算部１０から処理サイクル毎に受信する前記アクセス要求に対応する複数のアクセスアドレスを複数の接続ポートに振り分けて、１アクセス単位に演算部１０の異なる処理サイクルに属する不連続なワードを含むポート内アドレスを接続ポート毎に生成するメモリアクセス制御部４０と、を有する。 （もっと読む）

【課題】 データ転送装置から記憶装置へのデータ転送のスループットを向上する。
【解決手段】 データ転送装置１は、複数の一時保存部２（２₁，・・・２_n（ｎは２以上の整数））と、順序制御部３と、データ読み出し部４と、転送制御部５とを有する。各一時保存部２（２₁，・・・２_n）は、転送先の格納位置を示すアドレス情報付きのデータが入力されるデータ入力部６を通ってデータ転送装置１に入力したデータを保存する。データ読み出し部４は、各一時保存部２から、並列に、データを読み出す。転送制御部５は、その読み出された各データを、当該データに添付されているアドレス情報に基づいた転送先に対応しているデータ出力部７に出力する。順序制御部３は、各一時保存部２から並列に読み出される各データの転送先に対応するデータ出力部７が互いに異なるように、一時保存部２毎にデータの読み出し順を設定する。 （もっと読む）

【課題】命令で指定したアドレス間隔で記憶された複数の要素データを１命令でアクセスできるベクトルロード命令のようなメモリアクセス命令を、圧縮メモリアクセスリクエストを用いて処理する場合のプロセッサ内での処理量を削減すること。
【解決手段】命令発行制御部１１０の圧縮可否判定部１３０は、命令で指定したアドレス間隔で記憶された複数の要素データを１命令でアクセスできるメモリアクセス命令が、メモリバンク２１０のバンク幅内の複数の要素データをアクセスするか否かを判定する。圧縮メモリアクセスリクエスト生成発行部１４０は、メモリバンク２１０のバンク幅内の複数の要素データをアクセスする命令について、メモリバンク２１０のバンク幅単位で、当該バンク幅の複数の要素データをアクセスするための圧縮メモリアクセスリクエストを生成し、発行する。 （もっと読む）

【課題】双極子間の相互作用を高速に演算できる技術を提案する。
【解決手段】高速演算装置を構成する複数の演算装置のそれぞれが、独立かつ並列に演算を実行できるように記述された動作ユニットに基づいて動作する仕組みを提案する。この動作ユニットは、各動作ユニットがデータの読み書きに使用するアドレス範囲をアクセス不可領域として他の動作ユニットに通知する仕組みを提案する。 （もっと読む）

【課題】アドレス変換の性能が低い。
【解決手段】アドレス変換回路１００は、１つのベクトル命令に対し論理アドレスから物理アドレスへのアドレス変換を１回のみ行い物理ベースアドレスを生成し、その後、前記物理ベースアドレスに要素間距離を順次加算し、物理アドレスを順次生成する。 （もっと読む）

幾つかの異なったデータ・フォーマットを処理するようプロセッサを適応させることは、第１の記憶装置からの第１のフォーマットにデータ・ワードをロードすることと、それが算術ユニットに達する前に、データ・ワードの第１のフォーマットを、算術ユニットの本来の順番と両立し得る第２のフォーマットに再順番付けすることと、算術ユニットにおいてデータ・ワードをベクトル処理することと、を含む。
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【課題】間接ベクトル参照を行う場合の処理効率を向上させることのできる情報処理装置を提供する。
【解決手段】データへのアクセスに利用されるインデックス列を記憶するインデックス列記憶手段１１２と、インデックス列記憶手段１１２からインデックス列を取得し、ＦＩＦＯ方式により前記インデックス列を順次出力するＦＩＦＯバッファ１２０と、ＦＩＦＯバッファ１２０からインデックス列を順次取得すると、インデックス列に基づいて、データを記憶するデータ記憶手段１１４への不連続なアクセスを行うための不連続アドレス列を生成するアドレス生成手段１３０と、アドレス生成手段１３０によって生成された不連続アドレス列に基づいてデータ記憶手段１１４にアクセスするアクセス手段１３０とを備えたことを特徴とする。 （もっと読む）

【課題】 大量のデータを高速で効率的に演算処理する処理装置を実現する。
【解決手段】 主演算回路（２０）に対する演算処理命令を、マイクロ命令メモリ（２１）にマイクロプログラムの形態で格納し、このマイクロプログラムに従ってコントローラ２２の制御の下に主演算回路の動作制御を実行する。主演算回路（２０）においてはメモリセルマット（３０）が、それぞれが複数ビットのデータを格納するエントリに分割され、各エントリに対応して演算器（ＡＬＵ）が配置される。エントリとＡＬＵとの間で、ビットシリアル態様で各エントリ並列に演算処理を実行する。マイクロプログラム制御方式に従って効率的に大量のデータを処理することができる。 （もっと読む）