【課題】中央処理ユニット（CPU）のような集積回路コンポーネントにおいて、複数の電圧調整器モジュール（VRM）により、複数のCPUコア、キャッシュおよびI/Oコンポーネントに別個の電源電圧を差し向ける、電力配送システムを提供する。
【解決手段】CPUダイおよび該CPUダイに接合された電圧調整器ダイを三次元実装レイアウトして、各電圧調整器モジュール（VRM）が、CPUダイ内の各コンポーネントに調整された電圧を供給する。 （もっと読む）

【課題】マイクロアーキテクチャの性能をモニタリングし、そのモニタリングされた性能に基づいてマイクロアーキテクチャをチューニングする方法及び装置を提供する。
【解決手段】シミュレーション、解析上の推論、リタイアメントプッシュアウト測定、全体実行時間、およびインスタンス当たりのイベントコストを決定する他の方法によって性能がモニタリングされる。インスタンス当たりのイベントコストに基づき、マイクロアーキテクチャおよび／または実行ソフトウェアは、性能を強化すべくチューニングされる。 （もっと読む）

【課題】マイクロコンピュータにおいてメモリアクセスコマンドの生成などの点でシリアルアクセスメモリに対するアクセスのオーバーヘッドを減らす。
【解決手段】 ＣＰＵが出力するアクセス要求に含まれるアドレス及びコマンドに基づいて、シリアルフラッシュメモリに、チップ選択信号及びクロック信号を供給し、前記クロック信号に同期してメモリアドレス及びメモリコマンドを出力してシリアルアクセスメモリのアクセス制御を行うシリアルメモリインタフェースコントローラ（６０）をマイクロコンピュータに搭載し、このシリアルメモリインタフェースコントローラには、前記アクセス要求に応答するメモリアドレス及びメモリコマンドに基づくデータリードを完了したとき、そのリードデータの最後のメモリアドレスに続くアドレスへのリードアクセス要求以外のアクセス要求を検出するまで前記チップ選択信号の活性状態を維持する動作モードを採用する。 （もっと読む）

【課題】ダブルデータレート（ＤＤＲ）方式のシンクロナスＤＲＡＭを高速アクセス可能なマイクロコンピュータを提供する。
【解決手段】中央処理ユニット、メモリ制御手段、及びクロック制御部を有するマイクロコンピュータは、クロック制御部から供給されたクロックを外部クロックとしてマイクロコンピュータの外部に出力し、外部クロックを反転したクロックをマイクロコンピュータの外部に出力する。メモリ制御手段は、前記クロックに対応し、第１の電位状態と第２の電位状態とに遷移するデータストローブ信号を生成する。メモリ制御手段によって制御されるメモリは、データストローブ信号の立ち上がりエッジと立ち下がりエッジに同期してデータの入出力を行うＤＤＲ方式の同期型メモリである。メモリ制御手段は、同期型メモリにデータを書き込むとき、前記データストローブ信号の立ち上がりエッジと立ち下がりエッジに同期してデータを外部に出力する。 （もっと読む）

【課題】バッファメモリを搭載することなくプログラムの更新が可能な電子制御ユニット及びプログラム書き換え方法を提供すること。
【解決手段】第１のプログラム１１ａを記憶した不揮発メモリ４００と、ＣＰＵが不揮発メモリよりも優先的に第１のプログラムの読み出し対象とするキャッシュメモリ１７と、第１のプログラムの代わりに不揮発メモリ４００に記憶される第２のプログラム１１ｂを外部から受信する受信手段１４と、を有する電子制御ユニット１００において、第１のプログラム１１ａを第２のプログラム１１ｂに書き換える際、キャッシュメモリ１７の一部又は全てを、第２のプログラム１１ｂを不揮発メモリ４００に書き込む前に第２のプログラム１１ｂを一時的に記憶するバッファメモリに切り替える切り替え手段３１、３４、４５、を有することを特徴とする。 （もっと読む）

【課題】ダブルデータレート（ＤＤＲ）方式のシンクロナスＤＲＡＭを高速アクセス可能なマイクロコンピュータを提供する。
【解決手段】中央処理ユニット、メモリ制御手段、及びクロック制御部を有するマイクロコンピュータは、クロック制御部から供給されたクロックを外部クロックとしてマイクロコンピュータの外部に出力し、外部クロックを反転したクロックをマイクロコンピュータの外部に出力する。メモリ制御手段は、前記クロックに対応し、第１の電位状態と第２の電位状態とに遷移するデータストローブ信号を生成する。メモリ制御手段によって制御されるメモリは、データストローブ信号の立ち上がりエッジと立ち下がりエッジに同期してデータの入出力を行うＤＤＲ方式の同期型メモリである。メモリ制御手段は、同期型メモリにデータを書き込むとき、前記データストローブ信号の立ち上がりエッジと立ち下がりエッジに同期してデータを外部に出力する。 （もっと読む）

【課題】データ処理装置において周辺モジュールへのアクセス性能を改善する。
【解決手段】半導体集積回路（７）は、バスマスタ（１０，２０）と、レジスタを含む周辺モジュール（６１，６２）と、上記バスマスタによってアクセス可能なレジスタエントリ（７０）とを含む。上記レジスタエントリは、上記バスマスタから見て上記周辺モジュール内のレジスタよりも高速アクセス可能な位置に配置され、且つ、上記周辺モジュール内のレジスタに保持されたデータと同一データが保持されるデータ保持部を含む。上記バスマスタは、上記周辺モジュール内のレジスタからのデータリードに代えて、上記レジスタエントリからのデータリードを行うアクセスモードを含む。バスマスタからのリード要求はレジスタエントリに対してのみ行い、周辺モジュールに対するリード要求は行わないようにすることで、所望の周辺モジュールに対応するレジスタ情報を高速に得る。 （もっと読む）

【課題】マルチコアプロセッサ内のメモリ領域を有効に活用し、高速にメモリ領域にアクセスする。
【解決手段】マルチコアプロセッサにおけるコアメモリの有効活用方法であって、複数のコア（１２１殻２４）の各々に付随するコア付随メモリ（１２６〜１２９）を備えたマルチコアプロセッサ（１２）内の複数のコアの状態を制御部（１１）により監視し、状態が所定条件を満たすようになったコアを制御部により休止状態にし、休止状態になったコアに付随するコア付随メモリを休止状態以外のコアにより使用可能にするというステップを備える。 （もっと読む）

【課題】アプリケーションのパフォーマンスを犠牲にすることなく、既存のコンピュータシステムの消費電力の制御を行うことができる消費電力の制御方法を提供する。
【解決手段】ハードウェアカウンタは、プロセッサが動作する時の基本クロックのクロック数をカウントする第１のカウンタと、プロセッサ内で発生した各種のイベントの回数をカウントする第２のカウンタとを備える。電力制御部は、プロセッサのイベント発生率からシステムの消費電力を算出するための消費電力算出データを備え、プロセッサの動作中の所定の一定時間毎に、第１および第２のカウンタのカウント値を読み出し、読み出した第１および第２のカウンタのカウント値からプロセッサの単位時間当たりのイベント発生率を算出し、消費電力算出データに基づいて、算出したイベント発生率からシステムの消費電力を算出し、算出した消費電力からシステムの消費電力を制御する処理を行う。 （もっと読む）

プロセッサは、３つの異なるモードで動作することができる。アクティブモードでは、プロセッサが命令を実行できるのに十分な第１の電圧がプロセッサに供給される（４０２）。低パワーモードでは、プロセッサに保持電圧が供給される（４０８）。プロセッサの消費電力は、保持モードではアクティブモードよりも低い。また、プロセッサは、第３のモードで動作することができる（４１２）。このモードでは、プロセッサがコヒーレンシメッセージなどのキャッシュメッセージを処理するには十分であるが、他の通常動作を実行するには不十分であるか、あるいはアクティブモードでのプロセッサの性能に対して極めて低い速度でしか通常動作を実行できない電圧が、プロセッサに供給される。
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【課題】回路規模を増大させることなく省電力化を図る。
【解決手段】ＳＲＡＭシステム１は、ＳＲＡＭアレイ２と、格納部３と、検索部４と、電力制御部５とを有している。ＳＲＡＭアレイ２は、複数のＳＲＡＭで構成されている。格納部３は、プログラムまたはプロセスの実行時に使用されているコンテクストＩＤを、これらのプログラムまたはプロセスの実行時におけるＳＲＡＭのアクセスパターンと関連づけて格納する。検索部４は、コンテクスト切り替えが発生する度に、格納部３から、コンテクスト切り替え後のプログラムまたはプロセスにおけるコンテクストＩＤに一致するコンテクストＩＤに関連づけられたＳＲＡＭのアクセスパターンを検索する。電力制御部５は、検索部４によって検索されたＳＲＡＭのアクセスパターンに従って、該当するＳＲＡＭを読み書き可能にする。 （もっと読む）

【課題】共有リソースである演算回路を簡単な手続によって優先的に利用可能にする。
【解決手段】中央処理装置（ＣＰＵ０，ＣＰＵ１）と複数の演算回路（ＦＰＵ０，ＦＰＵ１）を備え、中央処理装置はフェッチした一の命令に基づいて一の演算回路にコマンドを与え、フェッチした他の命令に基づいて他の演算回路にコマンドを与えることが可能なデータプロセッサ（ＤＰＲＣＳ１）に、どの演算回路がコマンドを実行中であるかを示す第１情報と、演算回路にどの中央処理装置から次のコマンドの実行が予約されているかを示す第２情報の格納に利用される記憶回路（ＢＲＥＧ，ＲＲＥＧ）を設ける。既にコマンド実行中であるときは記憶回路の第２情報を用いて次の演算コマンドの実行を予約することにより、実行終了後、速やかに当該演算回路に演算コマンドを振り当てて実行させることができる。 （もっと読む）

【課題】同一チップ上に複数のマルチプロセッサを含む場合、異なるアーキテクチャごとに独立したバスと外部バスI/Fを持つことで、高性能のマルチプロセッサを得ることを目的とする。
【解決手段】本発明におけるマルチプロセッサ装置は、例えばCPU1〜8、SIMD型超並列プロセッサ31，32、DSP41，42のようにアーキテクチャの異なる第1，第2のプロセッサ群を含む複数のプロセッサと、第1のプロセッサ群が接続されているCPU10バスである第1のバスと、第2のプロセッサ群が接続されて第1のバスとは独立した内部周辺バス14である第2のバスと、第1のバスが接続されている第1の外部バスI/Fと、第2のバスが接続されている第2の外部バスI/Fとを一の半導体チップ上に備える。 （もっと読む）

【課題】マイクロプロセッサの回路規模の縮小と演算処理効率を向上させる。
【解決手段】第２の演算部を用いてＤＳＰ機能を利用する演算処理を行う場合は、第１の演算部に含まれるアドレス演算部を利用し、第１メモリ及び第２メモリへのアドレスをそれぞれ生成し、第１のレジスタ及び第２のレジスタへ格納する構成とし、第１メモリ及び第２メモリへ並列にアクセスし、さらにそれぞれのメモリから読み出された第１データ及び第２データを用いて、上記ＤＳＰ機能を利用する演算処理を実行する。第１の演算部においては、第１および第２の演算部を統合的に制御することが可能であり、第２の演算部においては、アドレス演算部を不要とする構成であることより回路規模の増大が抑制される。第１及び第２メモリへのアクセスアドレスを並列生成、出力し、第２の演算部においてデータを並列に入力可能であることにより、演算処理効率が向上する。 （もっと読む）

【課題】半導体集積回路上の各機能ブロックが自由に電源電圧、システムクロック周波数を時間軸において変えて、しかも、相互にデータを交換できること。
【解決手段】半導体集積回路装置１００は、第１の機能ブロック１１０が、機能ブロック内の回路に供給する第１のシステムクロックを発生する第１のクロック発生回路１１１と、第１のシステムクロックによりデータを読み出し／書き込みする第１の内部メモリ１１２と、第１のシステムクロックと第２のシステムクロックとを選択し、該選択したクロックを第１の内部メモリ１１２に供給するセレクタ１１３とを有する。第１の内部メモリ１１１に供給されるクロックには、第１のシステムクロックと第２のシステムクロックからセレクタ１１３により選択された一のクロックが支給される。 （もっと読む）

【課題】要求される処理能力を満足しつつ低消費電力化を実現するプロセッサシステムを提供すること。
【解決手段】プロセッサシステムは、内部メモリを有する処理部と、外部メモリと、処理部及び外部メモリが接続されたバスを制御するバスコントローラとを備える。また、プロセッサシステムは、処理部の命令実行率を計測する計測部と、計測部で計測された命令実行率に応じたクロック周波数のクロック信号を処理部、外部メモリ及びバスコントローラにそれぞれ供給するクロック制御部と、処理部、外部メモリ及びバスコントローラにそれぞれ供給されるクロック信号の各クロック周波数に応じて、処理部、外部メモリ及びバスコントローラにそれぞれ供給される電源電圧又は閾値電圧を制御する電圧制御部とを備える。 （もっと読む）

熱効率的な集積回路（ＩＣ）動作のためのダイ単位温度プログラミングを提供する方法及び装置が記載される。いくつかの実施例では、ＩＣコンポーネントのジャンクション温度は、例えば、電力消費を低減し、及び／又はパフォーマンスを向上させるよう決定される。他の実施例もまた記載される。
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【課題】低消費電力化と高速化が可能なマイクロプロセッサを提供することにある。
【解決手段】各演算回路を操作する命令を先行検出する検出手段と、この検出手段により検出された命令に対応した演算回路を１つ以上演算実行に先立って活性化し、演算終了後に、活性化された演算回路を不活性化する手段とを有し、ｎ個（ｎ≧２）の命令を同時に読み出してデコードし、ｎ個の演算回路を用いて同時に演算を実行するマイクロプロセッサ。 （もっと読む）

【課題】ハードウエア割り込みを高品質で低工数短期間で設計可能あなＣＰＵの提供を目的とする。
【解決手段】本ＣＰＵ１０は、命令コードを読み出してフェッチレジスタ４０にフェッチするフェッチ回路１００と、フェッチレジスタ４０にフェッチされている命令コードを受け取り、デコードして実行する命令デコード実行回路２００とを含み、フェッチ回路１００は、所定のハードウエア割り込みに対応した所定のソフトウエア割り込み命令の命令コードを保持するソフトウエア割り込み命令コード保持部７０と、ソフトウエア割り込み命令コード７２と、命令コード６０のなかからハードエアウエア割り込み３０の発生に応じていずれかを選択してフェッチレジスタに出力する選択回路８０と、を含み、命令デコード実行回路２００は、前記所定のソフトウエア割り込み命令の命令コードをデコードして実行するソフトウエア割り込み処理部２１０を含む。 （もっと読む）

【課題】オンチップデバッグ機能を有するマイクロコンピュータにおいて、消費電力の増大を防止すること。
【解決手段】オンチップデバッグ機能を有するマイクロコンピュータであって、ＣＰＵの状態がブレークモードであるか否かを示すブレークモード信号１１４を出力するＣＰＵ２０と、第１のデバッグモジュール３０と、第１のデバッグモジュールとは異なるクロックラインでクロックが供給される第２のデバッグモジュール４０と、クロック供給制御回路５０と、を含む。クロック供給制御回路５０は、前記ブレークモード信号１１４がＣＰＵがブレーク状態であることを示している場合には第２のデバッグモジュールへのクロックの供給を停止するよう制御する。 （もっと読む）