【課題】シリアルコントローラを提供する。
【解決手段】本シリアルコントローラは外部クロックと入力データとを受信し、反転クロックと出力データとを出力するよう適合し、インバータと、シリアル位置検出器と、同期クロック生成器と、シリアルレジスタと、半サイクル遅延ユニットとを備える。このシリアルコントローラにより、クロック列が反転された場合、データ信号と駆動クロックが同期しないという問題を回避できる。また、双方向シリアルコントローラは識別ユニットと、データ方向付けユニットとを更に備え、このシリアルコントローラは、エラー検出のための参照データとするために現在の状態を中央制御ユニットに送ることが出来る。 （もっと読む）

【課題】 入出力データの幅の異なる２つの機能ブロックの通信を可能にする。
【解決手段】 第１周期の第１クロック、第１周期の２倍の第２周期の第２クロックが生成される。第２クロックのハイ、ローの期間の各後半の間のみそれぞれハイを維持する第３、第４クロックが生成される。第１バッファ12は、第１ビット幅でデータを出力する。第１ラッチ71は、第１バッファから第１ビット幅でデータを受け取り、第２周期の第２クロックに合わせて第１ビット幅でデータを出力する。第２ラッチ72は、第１ビット幅で第１ラッチからデータを受け取り、保持している第１データの前半部を第３クロックの立ち上がり時に第１ビット幅の半分の第２ビット幅のデータを出力し、第１データの後半部を第４クロックの立ち上がり時に出力する。第２バッファ21は、第２ビット幅のデータを第２ラッチから受け取る。 （もっと読む）

本発明は、複数の加入者局（１３）により共有される、バスシステム（１１）の第１のチャネル（１５）への、バスシステム（１１）の加入者局（１３）によるアクセスを制御するための媒体アクセス制御方法であって、上記方法では、加入者局（１３）のために、加入者局（１３）が第１のチャネル（１５）への排他的アクセス権を有する少なくとも１つの許可区間（ΔＴ_１、ΔＴ_２、ΔＴ_３、ΔＴ_４、ΔＴ_５）が設定される、上記媒体アクセス制御方法に関する。大きなデータ量が比較的高速に伝送されバスシステム（１１）を介したメッセージ伝送の際に実時間条件が遵守されうる媒体アクセス制御方法を提示するために、本方法によって、複数の加入者局（１３）により共有される第２のチャネル（１９）へのアクセスが制御され、加入者局（１３）によるアクセスのための許可区間（ΔＴ_１、ΔＴ_２、ΔＴ_３、ΔＴ_４、ΔＴ_５）内でのみ、第２のチャネル（１９）の使用が許可されることが提案される。 （もっと読む）

【課題】本来転送しようとしているデータのデータ量を増大させることなく、スキューの影響を低減することができるデータ伝送回路、及びこれを用いた画像形成装置を提供する。
【解決手段】データ送信部８１によって、テスト用データを転送クロック信号ＣＫと同期させて送信させ、各ビット受信部８３により受信されてデュアルポートＲＡＭ８４に記憶されたデータを読み出して前記テスト用データと比較し、当該読み出されるデータの各ビットがテスト用データの各ビットとそれぞれ一致するように、位相の異なるクロック信号のうち一つを各マルチプレクサ８３１で選択させ、受信同期用の同期クロック信号ＣＫｎとするタイミング調整処理を実行するデータタイミング調整部４６とを備えた。 （もっと読む）

【課題】インタフェースコントローラにおいて、ホスト装置内クロックと転送クロックとの周波数差を吸収する。
【解決手段】ブリッジ部は、データ送受部から第２のクロックに基づいて送信されたデータを第２のクロックに基づいて受信し、受信したデータを第１のクロックに基づいてデータ転送部に送信する。ブリッジ部は、データ転送部から第１のクロックに基づいて送信されたデータを第１のクロックに基づいて受信し、受信したデータを第２のクロックに基づいてデータ送受部へ送信する。 （もっと読む）

【課題】既存のブリッジ回路よりも回路規模が小さく、かつ、既存のブリッジ回路よりも高性能なブリッジ回路を、提供する。
【解決手段】ブリッジ回路２２を、１個のＦＩＦＯでクロック乗り換えを行う回路であって、ＦＩＦＯの空き領域の有無を検出するための回路（ＩＮ側比較回路等からなる回路）と、読み出すべきデータの有無を検出するための回路（ＯＵＴ側比較回路等からなる回路）とが独立して設けられている回路として構成しておく。
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【課題】異なるシステム間のクロック速度差による同期ずれを吸収し、バッファ使用量を安定に保たれるデータ入出力制御回路を提供する。
【解決手段】他の装置のクロックに従って、他の装置にインターフェースされるデータの書き込みと読み出しが行われるバッファメモリ（２０）と、自己の装置のクロックと他の装置のクロックとのクロック誤差を検出するクロック誤差検出部（２３）と、自己の装置のクロックおよび他の装置のクロックの各カウント値に基づいてバッファメモリの使用量を算出するバッファメモリ使用量算出部（４１）と、バッファメモリの使用量を所定の閾値と比較する比較部（４３）と、バッファメモリの使用量と所定の閾値との比較結果およびクロック誤差に応じ、自己の装置で行われるバッファメモリに対するデータの読み出しと書き込みの動作クロックを制御する動作クロック制御部と、を備えるように構成した。 （もっと読む）

直列入力データ処理装置は、コマンド解釈をコマンドデコーダで高周波数にて行いながら、1ビットの損失もなく直列データを取り込む方法を提供する。定義済みシーケンスによる直列ビットの個々のバイトがラッチされ、ビットストリームが複数クロックと共に一時格納される。この一時格納は、アドレスを登録するために割り当てられたアドレスレジスタにバイト情報を転送する前に行われる。アドレス登録とデータ登録は、複数クロックの立ち上がり区間で直列入力の全ビットストリームをラッチすることにより実行される。高周波操作時(例えば、1GHzまたは1ナノ秒サイクル時間)においては、コマンドビットストリーム解釈と次のビットデータストリームの間に十分な時間的余裕をもってコマンド解釈中にビットデータを格納する目的のために追加レジスタが要求されることはない。
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本発明は、送信素子と受信素子と間におけるデータ・インタフェースでの同期を探索し、またこのインタフェースにおける関連する送信素子および受信素子に対して同期を探索する方法を提供し、これら双方の素子のクロック周波数は、同一であるが位相差を示し、メソクロノスクロックドメインとしても知られているものとし、この方法は、インタフェースでのデータ転送に先立って送信素子で発生したストローブ信号を受信素子に送るステップと、受信素子でストローブ信号を発生させるステップと、この受信素子で発生したストローブ信号を送信素子から受信したストローブ信号に同期させるステップと、また、送信素子からインタフェースに現れたデータのサンプリングのために、受信素子で発生させた同期化ストローブ信号を維持するステップとを有する。
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【課題】簡単な構成で、高速動作が可能なデータ入出力を可能にすること。
【解決手段】第１のデータ入出力装置１０を、第２のデータ入出力装置２０に対してクロックを送信するための送信クロック端子１０３と、上記クロックのタイミングに同期した送信データを出力する出力タイミング制御回路１０４を有する送信データ出力部と、上記送信データを上記第２のデータ入出力装置２０に対して送信するための送信データ端子１０７と、上記クロックとは異なる外部クロックを受信するための受信クロック端子１１０と、上記外部クロックに同期した受信データを上記第２のデータ入出力装置２０から入力する入力タイミング制御回路１１５を有する受信データ入力部と、上記受信データを受信するための受信データ端子１１６と、を備えるＩＣチップとして構成する。 （もっと読む）

【課題】 接続されたスレーブ側装置が模造品であるか否かを識別することができると共に、スレーブ側装置の模造品の作成を防止することができる通信システム装置及びその通信方法を得る。
【解決手段】 ホスト装置ＨＣ及びマスター側送受信回路２からなるマスター側装置が、伝送路４に接続されたスレーブ側送受信回路３及びスレーブ装置ＳＣからなるスレーブ側装置の認証が取れたか否かを判定する際、認証動作を行うことを示すコマンドをクロック信号ＣＬＫの周波数を変えてそれぞれスレーブ側送受信回路３に送信し、マスター側受信回路部１２は、クロック信号ＣＬＫが所定値であるときに送信したコマンドに対してスレーブ側装置から返信されたデータのみから認証が取れたか否かを判定し、それ以外はランダムに認証結果を生成してホスト装置ＨＣに出力するようにした。 （もっと読む）