直列入力データを取り込む装置および方法
直列入力データ処理装置は、コマンド解釈をコマンドデコーダで高周波数にて行いながら、1ビットの損失もなく直列データを取り込む方法を提供する。定義済みシーケンスによる直列ビットの個々のバイトがラッチされ、ビットストリームが複数クロックと共に一時格納される。この一時格納は、アドレスを登録するために割り当てられたアドレスレジスタにバイト情報を転送する前に行われる。アドレス登録とデータ登録は、複数クロックの立ち上がり区間で直列入力の全ビットストリームをラッチすることにより実行される。高周波操作時(例えば、1GHzまたは1ナノ秒サイクル時間)においては、コマンドビットストリーム解釈と次のビットデータストリームの間に十分な時間的余裕をもってコマンド解釈中にビットデータを格納する目的のために追加レジスタが要求されることはない。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本願は、2006年12月6日に出願した米国特許出願第11/567,551号の優先権の利益を主張するものである。
【０００２】
本発明は、一般にデータ処理装置および方法に関する。より詳細には、本発明は、直列入力データを処理し、取り込む装置および方法に関する。
【背景技術】
【０００３】
現行の家電機器は、メモリ素子を使用している。例えば、デジタルカメラ、携帯用情報端末、携帯型オーディオビデオプレーヤ、携帯端末などの携帯型電子デバイスは、大容量記憶装置、好適には容量および処理速度の向上し続ける不揮発性メモリを絶えず必要とするものである。電力供給停止時にデータが保持され、従って電池の寿命を延ばすことになるので、不揮発性メモリおよびハードディスクドライブが好まれている。
【０００４】
既存のメモリ素子は、現行の多くの家電機器にとっては十分な速度で動作するが、高速のデータ転送速度が要求されるような将来における電子デバイスや他のデバイスに使用するには不十分である。例えば、高品位の動画を記録する携帯型マルチメディアデバイスでは、現行のメモリ技術によるメモリモジュールよりも高いプログラミング処理能力を有するメモリモジュールが必要とされる。そのような解決策は一見簡単そうに思えるが、そのような高周波数では信号品質に問題が生じ、ひいてはメモリの動作周波数に実際的な制約を課すことになる。当該メモリは一組の並列入出力(I/O)ピンを使用して他の素子と通信を行うが、この並列I/Oピンの数は所望の構成により異なる。これらI/Oピンは、コマンド命令と入力データを受け取り、出力データを提供する。これは、一般に並列インターフェースとして知られている。高速に動作させると、クロストーク、信号歪み、信号減衰などの通信品質を低下させる可能性があり、これはひいては信号品質を低下させることになる。
【０００５】
より高密度かつより高速な動作をシステムボード上に組込むには、直列相互接続構成と、マルチドロッピングのようなパラレル相互接続構成の2種類の設計技術がある。これらの設計技術は、密度の問題を克服するために使用することができる。この密度の問題とは、ハードディスクとメモリシステムとの間におけるメモリスワッピングのコストと作業効率を決定付けるものである。しかし、マルチドロップは、メモリシステム同士の直列相互接続に比して弱点がある。例えば、マルチドロップメモリシステムの数が増えると、各ピンの負荷効果(loading effect)の結果、遅延時間が延びる。その結果、メモリ素子の電線の抵抗-容量負荷とピンの静電容量によるマルチドロップ接続によりマルチドロップシステムの総体的な性能が低下することになる。メモリ素子などの1つの素子内にある直列リンクには、全てのアドレス、コマンド、およびデータを直列に受け取る単一のピン入力が利用される場合がある。直列リンクは、直列相互接続構成全体でコマンドビット、アドレスビット、データビットを効果的に制御するような直列相互接続構成を提供することができる。直列相互接続構成を提供することにより、連鎖的な構成の各素子に対してメモリ素子識別子(ID)番号が割り当てられる。メモリ素子は、動的ランダムアクセスメモリ(DRAM)、静的ランダムアクセスメモリ(SRAM)、またはフラッシュメモリであってよい。
【０００６】
より低速なオペレーティングシステムの応用例の場合は、データストリームを取り込むための論理回路の組合せを使用することができる。しかし高速動作の場合は、コマンド解釈中におけるクロック動作が高速であるため、単一の直列ポートから割り当てられたレジスタへのデータの正確な取り込みを保証することはできない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願第11/324,023号
【特許文献２】米国仮特許出願第60/787,710号
【特許文献３】米国仮特許出願第60/802,645号
【発明の概要】
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、定義済みシーケンスに応じてコマンド、アドレス、およびデータを含み、前記コマンド、アドレス、およびデータを表すビットストリームとしてグループ化されている直列入力(SI)を処理する方法が提供される。この方法は、前記SIを受け取るステップと、前記受け取ったSIのビットストリームを保持するステップと、前記ビットストリームを保持するステップとは独立して、前記受け取ったSIのコマンドを解釈するステップと、前記解釈したコマンドに応答して、前記受け取ったSIに基づいてメモリにアクセスするステップとを含む。
【０００９】
例えば、解釈するステップは、保持するステップが実行されている間に実行される。解釈するステップは、受け取ったSIのコマンドを格納するステップと、コマンドの動作制御モードを決定するために、格納されたコマンドを復号するステップとを含む。
【００１０】
この方法は、イネーブル入力を受け取るステップを含んでもよい。SIのコマンドを受け取るステップは、受け取ったイネーブル入力に応答してイネーブルされる。
【００１１】
好適には、決定された動作制御モードに応答して、第1クロックと第2クロックが別個に生成される。第1クロックは、コマンドを解釈するステップに使用される。第2クロックは、ビットストリームを保持するステップに使用される。決定された動作制御モードに応じて、第1クロックの生成は、解釈するステップの完了に際して終わり、第2クロックの生成は、第1クロックの生成を終えるステップの後で終わる。
【００１２】
例えば、アクセスするステップは、受け取ったSIのデータを取り込むステップを含む。受け取ったSIのビットストリームのアドレスは一時的に格納され、一時的に格納されたアドレスは、取り込んだデータに基づいて、メモリにアクセスするために転送される。
【００１３】
好適には、転送するステップは、一時的に格納されたアドレスを転送するために、動作制御モードに応答して一時的に格納されたアドレスのパスを確立するステップを含む。転送パス情報は、一時的に格納されたアドレスのパスを確立するために、動作制御モードに応じて提供される。
【００１４】
他の例では、一時的に格納したアドレスは定義済みパスを介して転送される。本例では、動作制御モードに応じたパス選択は必要とされない。
【００１５】
本発明の他の態様によれば、定義済みシーケンスに応じてコマンド、アドレス、およびデータを含み、コマンド、アドレス、およびデータを表す全ての入力ビットストリームとしてグループ化されている直列入力(SI)を処理し、またデータ処理のためにメモリにアクセスする装置が提供される。この装置は、SIのビットストリームを一時的に格納する一時保持回路と、一時保持回路により一時的に保持されたビットストリームとは独立して、SIのコマンドを解釈する解釈回路と、解釈されたコマンドに応答し、SIに基づいて、メモリにアクセスするデータ処理回路とを含む。
【００１６】
例えば、解釈回路は、コマンドを格納する格納回路と、コマンドの動作制御モードを決定するために、格納されたコマンドを復号する復号回路とを含む。
【００１７】
この装置は、動作制御モードに応答して動作クロックを生成するクロック生成回路と、メモリにアクセスするために、一時保持回路に一時的に格納されたビットストリームのアドレスを格納するアドレスレジスタ回路とをさらに含むことができる。
【００１８】
例えば、1つのレジスタがそれ自体に格納したビットストリームを次のレジスタに転送するように、一時保持回路が、直列接続されたJ個の一時レジスタを含む。J個の一時レジスタから転送されたアドレスを格納するために、アドレスレジスタ回路がJ個のアドレスレジスタを含むが、ここでJは1より大きな整数である。
【００１９】
パス回路は、動作制御モードのアドレス切換情報に応じて、J個の一時レジスタとJ個のアドレスレジスタの間のアドレス転送パスを選択する切換回路を含むことができる。
【００２０】
パス回路は、一時的に格納されたアドレスをJ個の一時レジスタからJ個のアドレスレジスタに転送する定義済み転送パスを含むことができる。
【００２１】
上記実施形態によれば、コマンド、アドレス、およびデータを指定のレジスタでラッチする、内部で生成された複数クロックにより1ビットも損失せずに入力ポートの直列入力を取り込むことができる。本発明の上記実施形態では、新型のマルチクロックデータ取り込みとオンザフライデータラッチングより、直列入力処理装置は、コマンド、アドレス、およびデータを指定のレジスタでラッチする、内部で生成された複数のクロックを使用して、1ビットも損失せずに直列入力を取り込む。
【００２２】
本発明の一実施形態によれば、一時レジスタを制御し、また、単一の共通クロックを使用する代わりにビットデータストリームをラッチするための複数のクロックを生成する手段が提供される。本実施形態では、直列コマンドビットと次のビットストリームの間には、コマンドを復号するための時間的な間隔は必要ない。これは、フラッシュメモリインターフェースの速度を向上させるものである。
【００２３】
本発明のさらなる態様によれば、直列相互接続構成の複数の素子を含む装置であって、複数の素子のそれぞれが、直列入力データを受け取るための直列入力接続と直列出力データを提供するための直列出力接続とを有し、複数の素子のそれぞれが、直列データを取り込むための装置を有する、装置が提供される。素子は、定義済みシーケンスに応じてコマンド、アドレス、およびデータを含み、コマンド、アドレス、およびデータを表す全ての入力ビットストリームに関してバイトベースでグループ化されている直列入力(SI)を受け取る直列入力回路と、受け取ったSIのビットストリームを一時的に格納する一時保持回路と、一時保持回路により保持されたコマンドとは独立して、SIのコマンドを解釈する解釈回路と、解釈されたコマンドに応答し、受け取ったSIに基づいて、メモリにアクセスするデータ処理回路とを含む。
【００２４】
本発明のさらに他の態様によれば、直列相互接続構成の複数の素子内に直列入力(SI)に含まれるデータを取り込む装置であって、複数の素子のそれぞれは、直列入力データを受け取るための直列入力接続と直列出力データを提供するための直列出力接続とを有し、複数の素子のうちの少なくとも1つに採用されている装置が提供される。この装置は、定義済みシーケンスに応じたコマンド、アドレス、およびデータの、コマンド、アドレス、およびデータを表す全ての入力ビットストリームに関してバイトベースでグループ化されている直列入力(SI)を受け取る直列入力(SI)回路と、コマンドデータのビットストリームを格納するコマンド受け取り回路と、コマンドレジスタに格納されたコマンドデータを復号するコマンド解釈回路と、コマンドレジスタでコマンドデータが復号されている間に、ビットストリームを一時的に格納する一時保持回路と、コマンドデコーダにより復号されたコマンドに応答して、一時レジスタからアドレスレジスタに接続を行うアドレス切換回路とを含む。
【００２５】
本発明のさらに他の態様によれば、直列相互接続構成の複数の素子内に直列データを取り込む方法であって、複数の素子のそれぞれは、直列入力データを受け取るための直列入力接続と直列出力データを提供するための直列出力接続とを有する。この方法は、定義済みシーケンスに応じてコマンド、アドレス、およびデータを含み、コマンド、アドレス、およびデータを表す全ての入力ビットデータストリームに関するバイトベースデータとしてグループ化されている直列データ入力を受け取るステップと、コマンドデータのビットストリームを連続的に格納するステップと、コマンドレジスタに格納されたコマンドデータを復号するステップと、コマンドデータがコマンドレジスタで復号されている間一時的に、ビットストリームを連続的に格納するステップと、コマンドデコーダにより復号されたコマンドに応じて、一時レジスタからアドレスレジスタに接続を行うステップとを含む。
【００２６】
当業者には、以下の本発明の特定の実施形態の説明を添付の図面と併せて検討することにより、本発明のこの他の態様および機能が明らかになる。
【００２７】
本発明の実施形態を、単なる一例として添付の図面を参照して説明する。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態が適用された直列相互接続実施例を採用したメモリ素子を説明するブロック図である。
【図２Ａ】メモリ素子のシングルデータレート(SDR)動作のタイミング図を説明する図である。
【図２Ｂ】メモリ素子のダブルデータレート(DDR)動作のタイミング図を説明する図である。
【図３Ａ】図1に示す本発明の一実施形態で使用する直列入力信号の構成を示す図である。
【図３Ｂ】図1に示す本発明の一実施形態で使用する直列入力信号の構成を示す図である。
【図３Ｃ】図1に示す本発明の一実施形態で使用する直列入力信号の構成を示す図である。
【図４Ａ】図1に示す素子に含まれる素子処理回路を説明するブロック図である。
【図４Ｂ】図4Aに示す素子処理回路の動作のフローチャートである。
【図５Ａ】本発明の一実施形態による図1に示す複数の素子の1つを示す図である。
【図５Ｂ】本発明の一実施形態による図1に示す複数の素子の1つを示す図である。
【図５Ｃ】本発明の一実施形態による図1に示す複数の素子の1つを示す図である。
【図６】図5Cに示すコマンドインタープリタを説明するブロック図である。
【図７】図6に示すコマンドソーターを説明するブロック図である。
【図８】図6に示す内部クロックジェネレータを説明するブロック図である。
【図９Ａ】図5Aに示す内部クロックジェネレータに含まれるコマンドレジスタクロックジェネレータを説明するブロック図である。
【図９Ｂ】図8に示す一時レジスタクロックジェネレータとデータレジスタクロックジェネレータを示すブロック図である。
【図１０】図5A、5B、5Cに示す実施形態の信号のための相対的タイミングシーケンスを示す図である。
【図１１】図6に示すアドレス切換コントローラを説明するブロック図である。
【図１２】図5A、5B、5Cに示す実施形態の直列入力制御動作を説明するフローチャートである。
【図１３Ａ】図1に示す素子の他の実施形態で使用する直列入力信号の構成を示す図である。
【図１３Ｂ】図1に示す素子の他の実施形態で使用する直列入力信号の構成を示す図である。
【図１３Ｃ】図1に示す素子の他の実施形態で使用する直列入力信号の構成を示す図である。
【図１４Ａ】本発明の他の実施形態による図1に示す複数の素子の1つを示す図である。
【図１４Ｂ】本発明の他の実施形態による図1に示す複数の素子の1つを示す図である。
【図１４Ｃ】本発明の他の実施形態による図1に示す複数の素子の1つを示す図である。
【図１５】図14Cに示すコマンドインタープリタを示すブロック図である。
【図１６】図14A、14B、14Cに示す他の実施形態の直列入力制御動作を説明するフローチャートである。
【図１７】図6に示す内部クロックジェネレータの他の例を説明するブロック図である。
【図１８Ａ】図17に示す内部クロックジェネレータに含まれるコマンドレジスタクロックジェネレータを説明するブロック図である。
【図１８Ｂ】図17に示す一時レジスタクロックジェネレータとデータレジスタクロックジェネレータを説明するブロック図である。
【図１９】図17に示す内部クロックジェネレータの信号のための相対的タイミングシーケンスを示す図である。
【発明を実施するための形態】
【００２９】
本発明の実施形態に関する以下の詳細な説明では、本明細書の一部を構成し、本発明が実施される特定の実施形態を説明するために示される添付の図面を参照する。これらの実施形態は、当業者が本発明を実施するために十分なほど詳細に説明される。この他の実施形態を利用することができること、また、本発明の範囲を逸脱することなく論理的変更、電気的変更、その他の変更を行うことができることが理解される。従って、以下の詳細な説明は限定的な意味に解釈されるべきではなく、本発明の範囲は首記の特許請求の範囲で規定されるものとする。
【００３０】
一般に、本発明は、直列入力データを取り込む装置および方法を提供する。本発明の実施形態を、直列に相互接続されたメモリ素子、例えばMISL(複数独立直列リンク)に関連して説明することにする。MISLインターフェースは、コア構造を変更せずに操作性能を強化するために、フラッシュメモリに入出力回路を含んでいる。これは、フラッシュメモリのインターフェースおよびデータ処理における技術革新である。フラッシュセル構造には制約があり、また当該セルの処理能力が基本的に低いことから、フラッシュの処理能力の強化はメモリ産業において解決すべき重要課題である。フラッシュメモリコアを含む大半の製品には、全てのアドレスビット、全てのコマンドビット、全てのデータビットをそれぞれ同時にラッチするパラレルポートがある。直列リンクは、全てのアドレス、全てのコマンド、全てのデータを直列に受け取るための単一のピン入力を利用する。MISLに関する詳細は、2005年12月30日に出願した米国特許出願第11/324,023号、2006年3月28日に出願した「Serial Interconnection of Memory Devices」という名称の米国仮特許出願第60/787,710号、および2006年5月23日に出願した「Serial Interconnection of Memory Devices」という名称の米国仮特許出願第60/802,645号に記載されている。
【００３１】
MISLは、直列入力ポートにより多様な動作モードを支持する非常に珍しい入力シーケンスを提供する。従って、コマンド入力の種類に応じて、後続のビットストリームのバイト長と入力バイト総数は多様である。200MHzを超える高周波数で動作する場合、コマンドビット解釈が完了するまでビットデータを保持するための一時レジスタがなければ、コマンド解釈中におけるクロック動作が高速であるため、単一の直列ポートから割り当てられたレジスタへのデータの正確な取り込みを保証することはできない。フラッシュメモリで周知のように、コマンド入力に応じて、後続のバイト構成とコマンドバイト以降の長さは変更することができる。
【００３２】
入力ポートで受け取られた単一ビットを1つも損失せずにデータを取り込むためには、システム応用例では非常に高周波数のクロックで高速動作が行われるので、データの次のバイトを高速に受け取るために単一クロック制御と高速論理を使用する前述の方法は不適切である。
【００３３】
MISLは、メモリコアから生じる実際のデータ出力に伴い出力バッファと次の素子が直列相互接続によって連結されている場合は、出力バッファがコマンドとアドレスを次の素子に転送するように直列入力ポートと直列出力ポートを採用する。データ出力の場合は、関連する出力バッファはOPE(出力ポートイネーブル)により制御され、一方、入力バッファはコマンドおよびアドレス直列ストリングのためにIPE(入力ポートイネーブル)によりイネーブルされる。出力バッファのためのOPE制御だけが、コマンドおよびアドレス直列ストリングを次の素子に転送することを許可しない。この機能は直列接続でのみ有効である。単一素子でも、単一素子に対する制御を同じレベルに保つための同じ機能を有することができる。
【００３４】
MISLは、直列データを取り込み、それを全ての入力ビットデータストリームに対してバイト単位のデータとしてグループ化するために、いくつかの直並列レジスタを使用することになる。単一ピンSI(直列入力)だけが、定義済みシーケンスに従って直列データ形式でコマンド、アドレス、およびデータをシステムコントローラから受け取る。
【００３５】
図1は、直列接続の実施例を採用したメモリ素子を示すが、ここでメモリシステム内の接続された複数のメモリ素子または直列に相互接続された複数の素子用に直列および単一入出力ポートが採用されている。図1で、当該素子群は直列に接続されている。長方形の各ブロックは1つのメモリ素子を表している。各メモリ素子のコアには、ダイナミックランダムアクセスメモリ(DRAM)セル群、スタティックランダムアクセスメモリ(SRAM)セル群、フラッシュメモリセル群等を含めることができる。図1に示すように、直列入力ポート(SIP)および直列出力ポート(SOP)は隣接するメモリ素子間で直列に接続されるが、各素子のクロック入力(CLK)は共通リンクに接続される。本例では、メモリシステムの性能は、例えばクロックの入力により決定することができる。図1は、ハイブリッド型直列相互接続とも称することができる。
【００３６】
メモリコアの動作を開始する前にビット情報を格納しておく目的で、定義済みレジスタで入力データストリームをラッチするためにクロックが使用される。本実施形態は、インターフェースタイプにより、クロックの立ち上がりエッジまたは両エッジ(立ち上がりと立ち下がり)でラッチされる直列入力(SI)を有する。例えば、システムのインターフェースタイプにシングルデータレート(SDR)が採用される場合、クロックの立ち上がりエッジが入力データをラッチする。ダブルデータレート(DDR)インターフェースタイプの場合は、読み書き動作の速度を高めるために入力ストリームがクロックの両エッジでラッチされる。全てのデータタイプ(素子番号データ、コマンドデータ、アドレスデータ、入力データ)をSDRまたはDDR動作を通して処理することができる。どちらのタイプのデータレートインターフェース(SDRまたはDDR)を使用することもできる。また、QDR(クァドラプルデータレート)等のような他のタイプのインターフェースを実施することもできる。
【００３７】
図1を参照すると、クロックは当該複数の素子に共通して供給されている。本例では、チップ選択信号111が、全素子のチップ選択入力CSに共通して供給されている。直列接続された複数の素子とは、例えば第1から第4の素子113-1から113-4である。チップ選択信号111がlogic Lowの場合、第1から第4の素子113-1から113-4は同時にイネーブルされ、直列入力(SI)信号115に含まれる入力データは全素子の活動化により第1の素子113-1から最後の素子113-4に転送される。それら複数の素子を介してデータが転送されている間にクロック待ち持間がある。直列接続では、直列クロック信号117が、メモリシステムを構成する直列相互接続の素子113-1から113-4のそれぞれのクロック入力CLKに共通して供給される。第1の素子113-1は、データを処理するために、同素子の入力ポートイネーブル入力IPEに供給される入力ポートイネーブル信号119によりイネーブルされ、そのデータ出力動作は、同素子の出力ポートイネーブル入力OPEに供給される出力ポートイネーブル信号121によりイネーブルされる。第1の素子113-1は、同素子の入力ポートイネーブル出力IPEQと出力ポートイネーブル出力OPEQからの入力ポートイネーブル出力信号133-1と出力ポートイネーブル出力信号135-1とを第2の素子113-2に提供する。同様に、他の素子113-2から113-4のそれぞれは、各IPEおよびOPE入力に供給される入力および出力イネーブル信号によりイネーブルされ、入力ポートイネーブル出力信号および出力ポートイネーブル出力信号が同素子のIPEQおよびOPEQ出力から提供される。
【００３８】
チップ選択信号111、直列入力信号115、クロック信号117、入力ポートイネーブル信号119、および出力ポートイネーブル信号121は、メモリコントローラ(図示せず)により提供される。第1から第3の素子113-1から113-3の、直列出力信号131-1から131-3、入力ポートイネーブル出力信号133-1から133-3、および出力ポートイネーブル出力信号135-1から135-3は、それぞれ次の素子113-2から113-4に提供される。第4素子113-4も、直列出力信号131-4、入力ポートイネーブル出力信号133-4、および出力ポートイネーブル出力信号135-4に提供される。直列出力信号131-4は、複数の素子の直列相互接続全体の直列出力信号である。
【００３９】
第1から第4の素子113-1から113-4は、同素子内に第1から第4素子処理回路210-1から210-4をそれぞれ有している。各素子処理回路は、直列入力信号および制御信号に応答して、各素子を制御する機能とデータ処理とを実行する。各素子で処理されたデータは、次の素子に提供される。
【００４０】
図2Aは、複数のメモリ素子のシングルデータレート(SDR)動作のための相対的タイミングシーケンスを示している。図2Bは、複数のメモリ素子のダブルデータレート(DDR)動作のための相対的タイミングシーケンスを示している。各図とも、1つのポートにおける動作を示している。SDR動作とDDR動作のどちらにおいても、全素子を同時にイネーブルするためにチップ選択信号が共通に接続されており、第1素子の入力データが最後の素子に転送される。
【００４１】
直列入力におけるコマンド、アドレスおよびデータのシーケンス構造は定義済みであり、全ビットストリームに対してグループ化される。コマンド定義のグループは例えば、(i)コマンドのみ、(ii)コマンド+1バイトのデータ、(iii)コマンド+カラムアドレス、(iv)コマンド+カラムアドレス+2112バイトのデータ、(v)コマンド+カラムアドレスおよび行アドレス+2112バイトのデータ、(vi)コマンド+カラムアドレスおよび行アドレス、(vii)コマンド+行アドレス、および(viii)コマンド+行アドレス+2112バイトのデータである。このように、直列入力ビットストリームの構造は柔軟であり、同コマンド以降のビット割り当ては固定ではない。
【００４２】
図3A、3B、3Cは、図1に示した第1素子113-1に提供される直列入力信号115の構成を示している。グループ化したビットストリームには素子番号(DN)(1バイト)が含まれるが、ここでは図示していない。図3Aに示す構成は、上記(v)のコマンド+カラムアドレスおよび行アドレス+2112バイトのデータ(2バイトのカラムアドレスと3バイトの行アドレス)の一例である。図3Bに示す構成は、上記(iv)のコマンド+カラムアドレス+2112バイトのデータ(2バイトのカラムアドレス)の一例である。図3Cに示す構成は、上記(viii)のコマンド+行アドレス+2112バイトのデータ(3バイトの行アドレス)の一例である。
【００４３】
直列入力の各データビットは、クロック信号117の各パルスに応答して提供される。本諸例では、コマンドビットC7からC0を表す最初の8ビット(即ち1バイト)は、クロックP0からP7に同期している。図3Aに示す例では、(2バイトの)カラムアドレスビットCA15からCA0はクロックP24からP39に同期しており、(3バイトの)行アドレスビットRA23からRA0はクロックP40からP63に同期しており、(2112バイトの)データビットデータ16895、16894、・・・はクロックP64等に同期している。図3Bに示す例では、(2バイトの)カラムアドレスビットCA15からCA0は、クロックP24からP39に同期しており、(2112バイトの)データビットデータ16895、16894、・・・はクロックP40以降に同期している。図3Cに示す例では、(3バイトの)行アドレスビットRA23からRA0はクロックP24からP47に同期しており、(2112バイトの)データビットデータ16895、16894、・・・はクロックP48に同期している。直列入力には、バンクアドレスおよび素子アドレス(図示せず)など他の情報データが含まれる。直列入力ビットストリームのコマンド構成は、柔軟である。直列入力の構成は、特定のアプリケーションにより異なった構成をとることができる。
【００４４】
図4Aは、図1に示した第1から第4素子処理回路210-1から210-4のそれぞれの実施例を示す。図4Bは、図4Aに示した素子処理回路の動作を示している。図4Aおよび4Bを参照すると、複数の素子処理回路を表す素子処理回路210-1は、直列入力(SI)ビット保持回路220、コマンド解釈回路230、処理回路240、およびメモリ回路250を含んでいる。直列入力SIは、定義済みシーケンスに応じたコマンド、アドレスおよびデータを含み、全てのビットストリームに対してグループ化されている。素子処理回路210-1は、ビットストリームを受け取る。直列入力SIのビットは、直列ビット保持回路220に保持される(ステップ261)。コマンド解釈回路230は、直列入力SIのコマンドビットを解釈する(ステップ262)。ビット保持は、コマンド解釈とは独立して実行される。解釈されたコマンドと保持されたSIビットに応答して、処理回路240は、メモリ回路250にアクセスするデータ処理を実行する(ステップ263)。処理されたデータは、直列出力ポート(SOP)を介して次の素子に出力される。一例では、コマンド解釈とビット保持が並列に実行される。これは、ビット保持の実行中にコマンド解釈が実行される好適な例である。
【００４５】
図5A、5B、および5Cは、図1に示す第1素子113-1の詳細な回路を示している。第2から第4素子113-2から113-4は、それぞれ第1素子113-1と同様の構造を有している。第1素子113-1は、図3に示すように直列入力を受け取る。
【００４６】
図5Aから5Cを参照すると、直列入力信号115は、直列入力信号形式でコマンド、アドレス、およびデータを含んでおり、直列入力ポート(SIP)を介してSIP入力バッファ311に供給される。直列入力信号115は、コマンドレジスタ317、データレジスタ319、および複数の一時レジスタ(J個のレジスタ、Jは1より大きな整数)を有する一時レジスタブロック320に供給される。この特定の例では、一時レジスタブロック320は、5つ(=J個)のレジスタ、即ち、第1一時レジスタ321、第2一時レジスタ323、第3一時レジスタ325、第4一時レジスタ327、および第5一時レジスタ329を含んでいる。コマンドレジスタ317、データレジスタ319、および第1一時レジスタ321はそれぞれ、直列入力信号115に含まれるコマンド、アドレス、およびデータを順次受け取る。
【００４７】
クロック信号117と入力ポートイネーブル信号119は、それぞれクロック入力バッファ337とIPE入力バッファ339を介して内部クロックジェネレータ335に供給される。内部クロックジェネレータ335は、3ビットの動作モードグループ信号341をコマンドインタープリタ343から受け取り、クロックの生成を許可される。内部クロックジェネレータ335は、コマンドレジスタクロック信号345、データレジスタクロック信号347、および一時レジスタクロック信号349をローカルに発生させる。コマンドレジスタクロック信号345は、コマンドレジスタ317に供給される。データレジスタクロック信号347は、データレジスタ319に供給される。一時レジスタクロック信号349は、一時レジスタブロック320の第1から第5一時レジスタ321から329に供給される。
【００４８】
SIPへの直列入力信号115のデータに応答して、コマンドレジスタ317は、内部クロックジェネレータ335に動作モードグループ信号341を提供するコマンドインタープリタ343に対し、登録されたコマンド出力信号397を提供する。同様に、コマンドインタープリタ343は、Mビットの復号された命令信号398とnビットのアドレス切換制御信号399を提供する。アドレス切換制御信号399は、アドレス切換回路371に供給される。復号された命令信号398は、コントローラ/データプロセッサ370に供給される。コントローラ/データプロセッサ370は、クロック信号117、チップ選択信号111、入力ポートイネーブル信号119、および出力ポートイネーブル信号121を受け取る。コントローラ/データプロセッサ370は素子を制御し、入力ポートイネーブル出力信号133-1と出力ポートイネーブル出力信号135-1をそれぞれ提供する。同様に、コントローラ/データプロセッサ370は、登録されたデータ出力信号359を受け取り、メモリ372へのデータアクセス(書込みおよび/または読取り)の機能を実行する。処理されたデータは、チップ選択信号111、クロック信号117、および出力ポートイネーブル信号121に応答して出力される。出力されたデータは、直列出力信号131-1に含まれる。
【００４９】
一時レジスタブロック320内では、第1から第5一時レジスタ321から329が直列に接続されている。1つのレジスタに格納された8ビットのデータは、一時レジスタクロック信号349に供給されるクロックに応答して次のレジスタにシフトアウトされる。第1一時レジスタ321からの第1一時アドレス信号351は第2一時レジスタ323に供給され、第2一時レジスタ323からの第2一時アドレス信号353は第3一時レジスタ325に供給される。第3一時レジスタ325からの第3一時アドレス信号355は第4一時レジスタ327に供給され、第4一時レジスタ327からの第4一時アドレス信号357は第5一時レジスタ329に供給される。
【００５０】
第1から第5一時レジスタ321から329からの第1から第5一時アドレス出力信号361から369はそれぞれが8ビットの信号だが、これらはアドレス切換回路371に供給される。アドレス切換回路371は、様々な論理ゲート、トランスミッションゲート、トライステートインバータを有する複数の内部論理スイッチ(図示せず)を含んでいる。アドレス切換回路371は、第1から第5一時アドレス出力信号を、複数のアドレスレジスタ(J個のレジスタ)を有するアドレスレジスタブロックに転送する。本実施形態では、アドレスレジスタブロックは、K個のレジスタを有するカラムアドレスレジスタブロック381と、(J-K個の)レジスタを有する行アドレスレジスタブロック395とを含んでいる。ここで、Kは1より大きな整数である。この特定の例では、Kは2である。アドレス切換回路371は、第1カラムアドレス入力信号373と第2カラムアドレス入力信号375を、カラムアドレスレジスタブロック381の第1カラムレジスタ377と第2カラムレジスタ379にそれぞれ提供し、第1行アドレス入力信号383、第2行アドレス入力信号385、および第3行アドレス入力信号387を、行アドレスレジスタブロック395の第1行レジスタ389、第2行レジスタ391、および第3行レジスタ393にそれぞれ提供する。
【００５１】
カラムアドレスラッチ信号382に応答して、第1カラムアドレス入力信号373と第2カラムアドレス入力信号375のそれぞれの8ビットデータは、第1カラムレジスタ377と第2カラムレジスタ379でそれぞれ同時にラッチされる。同様に、行アドレスラッチ信号384に応答して、第1行アドレス入力信号383、第2行アドレス入力信号385、および第3行アドレス入力信号387のそれぞれの8ビットデータは、第1行レジスタ389、第2行レジスタ391、および第3行レジスタ393でそれぞれ同時にラッチされる。第1カラムレジスタ377と第2カラムレジスタ379でラッチされたそれぞれの8ビットデータは、カラムアドレス読取り信号386に応答して読み取られる。第1行レジスタ389、第2行レジスタ391、および第3行レジスタ393でラッチされたそれぞれの8ビットデータは、行アドレス読取り信号388に応答して読み取られる。カラムアドレスラッチ信号382、行アドレスラッチ信号384、カラムアドレス読取り信号386、および行アドレス読取り信号388は、コントローラ/データプロセッサ370により提供される。レジスタ377、379、389、391、および393から読み取られた8ビットデータは、第1カラムアドレス信号378、第2カラムアドレス信号380、第1行アドレス信号390、第2行アドレス信号392、および第3行アドレス信号394にそれぞれ含められ、コントローラ/データプロセッサ370に供給される。
【００５２】
図6は、図5Cに示すコマンドインタープリタ343のより詳細な回路を示している。コマンドインタープリタ343は、入力コマンドタイプに応じてローカルクロック生成および内部クロック生成およびアドレス切換回路を制御するための組合せ論理回路である。図6を参照すると、8コマンドビットの登録されたコマンド出力信号397がコマンドデコーダ451に供給され、コマンドデコーダ451は、内部命令として提供されるMビットの復号された命令信号398を提供する。登録されたコマンド出力信号397の「コマンドビット」入力に基づいて、コマンドデコーダ451から内部命令が生成される。Mビットは、素子内に実行されるべき命令数を示す。復号された命令信号398はコマンドソーター455に供給され、コマンドソーター455は動作モードグループ信号341をアドレス切換コントローラ461に提供する。コマンドソーター455により、素子制御の定義済みコマンドカテゴリが決定される。決定された制御カテゴリに応じて、動作モードグループ信号341が生成され、アドレス切換コントローラ461に供給される。動作モードグループ信号341は、3ビットの動作モード信号OPM1、OPM2、およびOPM3を含んでいる。動作モード信号OPM1、OPM2、およびOPM3の生成については、図7を参照して後で説明する。
【００５３】
アドレス切換コントローラ461は、スイッチ制御信号SW1、SW1*、SW2、SW2*、SW3、およびSW3*を含む、nビットのアドレス切換制御信号399を提供する。信号SW1、SW1*、SW2、SW2*、SW3、およびSW3*の生成については、図11を参照して後で説明する。図5Aから5C、および6を参照すると、3ビットの動作モードグループ信号341が、動作モードグループ信号341として内部クロックジェネレータ335に提供される。前述のように、一時レジスタクロック信号349に応答して、一時レジスタブロック320の複数のレジスタはカラムアドレスと行アドレスを格納する。アドレスのシ-ケンスは入力コマンドにより確立する。動作モード信号を使用して、nビット制御が生成され、アドレス切換回路371に送られる。
【００５４】
図7は、図6に示すコマンドソーター455のより詳細な回路を示している。コマンドソーター455は、図6に示すコマンドデコーダ451から復号された命令信号398を受け取る。図7を参照すると、コマンドソーター455は、第1コマンド論理回路471、第2コマンド論理回路473、および第3コマンド論理回路475、および第1動作モード信号ジェネレータ511、第2動作モード信号ジェネレータ513、および第3動作モード信号ジェネレータ515を含んでいる。第1コマンド論理回路471は、2つのNORゲート541および543と、NANDゲート545を含んでいる。第2コマンド論理回路473は、3つのNORゲート561、563、および565と、NANDゲート567を含んでいる。第3コマンド論理回路475は、3つのNORゲート581、583、および585と、NANDゲート587を含んでいる。
【００５５】
本例では、SIのコマンドは「page read」、「random data input」、「write configuration」、「bank select」、「random data read」、「page read copy」、「target address for copy」、「block erase」、および「serial data input」である。他のコマンドも含まれる。これらのコマンド(8コマンドビットで表される)は、コマンドインタープリタ343のコマンドデコーダ451によって復号され、それにより複数の復号された信号481から489を含んでいるMビットの復号された命令信号398として提供される。信号481は、復号されたpage readコマンドを含んでいる。信号482は、復号されたrandom data inputコマンドを含んでいる。信号483は、復号されたwrite configurationコマンドを含んでいる。信号484は、復号されたbank selectコマンドを含んでいる。信号485は、復号されたrandom data readコマンドを含んでいる。信号486は、復号されたpage read copyコマンドを含んでいる。信号487は、復号されたtarget address for copyコマンドを含んでいる。信号488は、復号されたblock eraseコマンドを含んでいる。信号489は、復号されたserial data inputコマンドを含んでいる。
【００５６】
page readコマンド信号481およびrandom data inputコマンド信号482は、NORゲート541に供給される。write configurationコマンド信号483およびbank selectコマンド信号484は、NORゲート543に供給される。NORゲート541および543の論理出力信号はNANDゲート545に供給され、NANDゲート545の出力は、第1コマンド論理回路471の第1コマンド論理信号547として提供される。信号547は、第1動作モード信号ジェネレータ511に供給される。
【００５７】
random data readコマンド信号485およびpage read copyコマンド信号486は、NORゲート561に供給される。target address for copyコマンド信号487およびrandom data inputコマンド信号482は、NORゲート563に供給される。block eraseコマンド信号488およびbank selectコマンド信号484は、NORゲート565に供給される。NORゲート561、563、および565からの論理出力信号はNANDゲート567に供給され、NANDゲート567の出力は、第2コマンド論理回路473の第2コマンド論理回路471の第2コマンド論理信号569として提供される。信号569は、第2動作モード信号ジェネレータ513に供給される。
【００５８】
page readコマンド信号481およびpage read copyコマンド信号486は、NORゲート581に供給される。target address for copyコマンド信号487およびserial data inputコマンド信号489は、NORゲート583に供給される。block eraseコマンド信号488およびbank selectコマンド信号484は、NORゲート585に供給される。NORゲート581、583、および585からの論理出力信号はNANDゲート587に供給され、NANDゲート587の出力は、第3コマンド論理回路475の第3コマンド論理信号589として提供される。信号589は、第3動作モード信号ジェネレータ515に供給される。
【００５９】
第1動作モード信号ジェネレータ511、第2動作モード信号ジェネレータ513、および第3動作モード信号ジェネレータ515も、フラグ変更信号521およびリセット信号523を受け取る。第1動作モード信号ジェネレータ511、第2動作モード信号ジェネレータ513、および第3動作モード信号ジェネレータ515は、動作モードグループ信号341が含んでいる第1動作モード信号549、第2動作モード信号571、および第3動作モード信号591(「OPM1」、「OPM2」、および「OPM3」)をそれぞれ提供する。
【００６０】
図8は、図5Aに示す内部クロックジェネレータ335のより詳細な回路を示している。図5Aおよび8を参照すると、内部クロックジェネレータ335は、コマンドレジスタクロックジェネレータ415、一時レジスタクロックジェネレータ417、およびデータレジスタクロックジェネレータ419を含んでいる。図9Aに示すように、コマンドレジスタクロックジェネレータ415は、クロック信号117を受け取るためのクロック入力INと入力ポートイネーブル信号119を受け取るためのイネーブル入力ENを有するN-カウンター421を含んでいる。カウンター421は、そのカウント出力信号423をANDゲート425に提供するためのカウント出力OUTを有しており、ANDゲート425はコマンドレジスタクロック信号345を提供する。クロック信号117もANDゲート425に供給される。カウンター421は入力ポートイネーブル信号119により活動化され、クロック信号117のパルスをカウントする。カウントがN(例えば、8)に達するとカウントが終了し、コマンドレジスタ317のSIの登録が終了する。Nのカウント中にはカウント出力信号423はHighである(即ち、1バイトに相当する8クロックサイクル)。従って、カウント出力信号423に応答してゲート制御することにより、ANDゲート425は、コマンドレジスタクロック信号345に含まれるべきN(例えば、8)クロックを出力する。本例では、Nはコマンドのビット数を表す(図3Aから3C参照)。
【００６１】
図9Bは、図8に示す一時レジスタクロックジェネレータ417とデータレジスタクロックジェネレータ419のより詳細な回路を示す。図9Bを参照すると、一時レジスタクロックジェネレータ417は、カウンター431、カウント決定回路433、限界値回路435、およびANDゲート437を含んでいる。限界値回路435は、一時登録デコーダ436とレジスタ437とを含んでいる。カウンター431は、そのイネーブル入力ENに供給される入力ポートイネーブル信号119により活動化され、それ以降は連続してクロック信号117のパルスをカウントし、そのカウントはカウント入力INに供給される。動作モードグループ信号341に含まれる3ビットの動作モード信号OPM1、OPM2、およびOPM3は、限界値回路435のデコーダ436に供給される。デコーダ436は、OPM1、OPM2、およびOPM3を復号し、それら復号された値はレジスタ438に登録される。カウント決定回路433は、カウンター431によるカウントが、レジスタ438に保持されたOPM1、OPM2、およびOPM3により定義された限界値VI1に達したか否かを判定する。カウント決定回路433は、クロック信号117を受け取るANDゲート437にカウント決定出力信号439を提供する。カウンター431がカウントを開始するとカウント決定出力信号439はHighになり、カウントが限界値VI1に達するとLowになる。信号439に応答してゲート制御することにより、ANDゲート437は、一時レジスタクロック信号349に含まれるべきVI1クロックを出力する。本例では、OPM1、OPM2、およびOPM3により定義されたVI1は、コマンド、カラムアドレス、および行アドレスの総ビット数を表している(図3Aから3C参照)。
【００６２】
同様に、データレジスタクロックジェネレータ419は、カウンター441、カウント決定回路443、限界値回路445、およびANDゲート447を含んでいる。限界値回路445は、データ登録デコーダ446とレジスタ448とを含んでいる。データ登録デコーダ446の復号機能は、一時登録デコーダ436の復号機能とは異なる。カウンター441は、入力ポートイネーブル信号119により活動化され、それ以降は連続してクロック信号117のパルスをカウントする。OPM1、OPM2、およびOPM3はデコーダ446により復号され、それら復号された値はレジスタ448に登録される。カウント決定回路443は、カウンター441によるカウントが、レジスタ448に保持されたOPM1、OPM2、およびOPM3により定義された限界値VI2に達したか否かを判定する。カウント決定回路443は、ANDゲート447にカウント決定出力信号449を提供する。カウンター441がカウントを開始するとカウント決定出力信号449はHighになり、カウントが限界値VI2に達するとLowになる。信号449に応答してゲート制御することにより、ANDゲート447は、データレジスタクロック信号347に含まれるべきVI2クロックを出力する。本例では、OPM1、OPM2、およびOPM3により定義されたVI2は、コマンド、カラムアドレス、行アドレス、およびデータの総ビット数を表している(図3Aから3C参照)。
【００６３】
図10は、図5A、5B、および5Cに示す直列入力処理装置内における、クロック信号117、コマンドレジスタクロック信号345、一時レジスタクロック信号349、およびデータレジスタクロック信号347の各信号のための相対的タイミングシーケンスを示している。
【００６４】
図5、9A、9B、および10を参照すると、時刻T0で入力ポートイネーブル信号119によりイネーブルすることにより、コマンドレジスタクロックジェネレータ415、一時レジスタクロックジェネレータ417、およびデータレジスタクロックジェネレータ419が活動化される。これらジェネレータのカウンター421、431、および441は、クロックパルスのカウントを開始する。コマンドレジスタクロック信号345、一時レジスタクロック信号349、およびデータレジスタクロック信号347の生成は、時刻T1で開始される。Nがカウントされると、カウンター421はカウントを終了する(時刻T2)。従って、コマンドレジスタクロック信号345の生成は終わる。コマンドレジスタクロック信号345に応答して、コマンドレジスタ317は、それ自体の中に直列入力ビットを格納する。その後VI1がカウントされると、カウンター431はカウントを終了する(時刻T3)。従って、一時レジスタクロック信号349の生成は終わる。一時レジスタクロック信号349に応答して、直列入力ビットが、一時レジスタブロック320の複数のレジスタ321から329に格納される。その後VI2がカウントされると、カウンター441はカウントを終了する(時刻T4)。従って、データレジスタクロック信号347の生成は終わる。データレジスタクロック信号347に応答して、直列入力内のデータビットがデータレジスタ319に格納される。
【００６５】
このように、一時レジスタクロック信号349およびデータレジスタクロック信号347のエンドポイント(時刻T3およびT4)はコマンドタイプにより決定される。入力コマンドが、例えばカラムアドレス(2バイト)だけを有する場合、3×8サイクル=24クロックで3バイトのデータがラッチされる。この最短コマンド入力の一例は、読取りIDまたは書込みIDエントリのように、後にアドレスまたはデータ入力を続けず1バイトである。そのような例では、一時レジスタブロック320に既にラッチされているデータは無視される。
【００６６】
ビットデータストリームをラッチした後で、一時レジスタブロック320の第1から第5一時レジスタ321から329は、コマンドインタープリタ343からのアドレス切換制御信号399に含まれる復号されたコマンドまたは解釈されたコマンドに応じて、カラムアドレスレジスタブロック381の第1カラムレジスタ377および第2カラムレジスタ379、および行アドレスレジスタブロック395の第1行レジスタ389、第2行レジスタ391、および第3行レジスタ393のうちで、行アドレスまたはカラムアドレスに関して指定されたレジスタに接続される。
【００６７】
直列入力処理装置では、一時レジスタと指定されたアドレスレジスタとの間のパススイッチの制御信号として動作モード<p:0>を使用する。アドレス切換回路371の内部論理スイッチは、複数の切換信号「SW」および「SW」により制御される。コマンド解釈と共に、後続のビットストリーム情報とコマンドバイトに続くバイト数とに基づいて、動作モード<p:0>を発生させるために全てのコマンドがソートされる。
【００６８】
表1は、レジスタ切換制御のためのコマンドのソートを示す。
【００６９】
【表１】
【００７０】
表1は、直列に相互接続された複数素子に対する直列入力で使用される複数のコマンドタイプの分類の一例を示す。動作モード<p:0>"(直列に相互接続された複数素子ではp=2)は、次のアドレスのバイトサイズとアドレスタイプの情報と、どのようなアドレスが後続しているかを提供するので、入力ビットデータがデータレジスタと一時レジスタとに流入している間にも、連続的なデータビットストリームを急いで復号することができる。表1で、(iv)コマンド+カラムアドレス+2112バイトのデータは、図3Bに示すSI構成の一例であり、(v)コマンド+カラム/行アドレス+2112バイトのデータは、図3Aに示すSI構成の一例である。他のコマンド方式については、コマンドのソートは上記の例とは異なる場合があり、そのソートはメモリシステム構成とそれぞれのコマンド方式が実行可能な機能によって異なるといえる。
【００７１】
表1に示す動作モード生成の論理は、図7に示すコマンドソーター455によって実行される。コマンドの復号が完了すると、コマンドのバイトに続くアドレスのタイプにより全てのコマンドがソートされる。一時レジスタクロック信号349とデータレジスタクロック信号347の生成は、図8に示す内部クロックジェネレータ335により実行される。内部クロックジェネレータ335のカウンター421は、クロック信号117とIPEの最初の重なる立ち上がりから1バイト単位をチェックする必要があり、そのカウント出力信号423を提供する。カウント出力信号423の信号パルスに基づいて、他のタイプに基づくコマンドクロックジェネレータ415、一時レジスタクロックジェネレータ417、およびデータクロックジェネレータ419は、内部クロックジェネレータ335のそれぞれの機能動作を実行する。
【００７２】
本例では、直列入力からSIPピンへの第1バイトと第2バイトは、素子番号(DN)(1バイト)とコマンド(1バイト)に割り当てられる。(16クロックサイクルに相当する)最初の2バイトは固定されており、従って、それらには何の変更も加えられない。第3バイト以降、動作モードが入力データストリームのエンドポイントを決定するまで、データレジスタクロック信号347と一時レジスタクロック信号349がイネーブルされ、トグルで切り換えられて直列入力ビットストリームを取り込む。入力ビットストリームの長さは、関連するブロックへの動作モードの解釈による予想結果と一致する。一時的な5、3、2、1、または0バイトの出力は、一時レジスタクロック信号349のエンドポイントを制御する。関連するブロックへのデータレジスタクロック信号347の生成についても、同様の制御が実行される。
【００７３】
次のアドレスが動作モード解釈に基づいて3バイトを含む場合、一時レジスタクロック信号349は、3バイトのクロックポイントで停止する。データレジスタクロック信号347の生成と共に、データのラッチと制御も重要な要素である。
【００７４】
上記のように、直列入力処理装置では、一時レジスタと指定されたレジスタとの間のパス切換のための制御信号として、動作モード信号「<p:0>」が使用される。動作モードグループ信号341に含まれる複数の動作モード「OPM」は、アドレス切換制御信号399に含まれるパス切換制御「SW」に変換される。表2は、動作モードと復号されたパス切換制御出力とを示す。
【００７５】
【表２】
【００７６】
表2は、複数のメモリ素子が直列に相互接続されているメモリシステムで使用されるコマンドタイプの分類の一例である。他のコマンド方式については、ソートされたコマンドを、メモリシステムに基づいて異なるパス切換制御の組合せに変換することができる。
【００７７】
図11は、図6に示すアドレス切換コントローラ461を示す。図11を参照すると、アドレス切換コントローラ461は、動作モードグループ信号341の信号「OPM3」、「OPM2」および「OPM1」を受け取る。第2動作モード信号571(「OPM2」)はインバータ511により逆転され、その逆転された出力信号と第3動作モード信号591(「OPM3」)はNANDゲート613に供給される。NANDゲート613の出力信号615はインバータ617により逆転され、第1非逆転切換信号619「SW1」が提供される。第1非逆転切換信号619はインバータ621によりさらに逆転され、第1逆転切換信号623「SW*」が提供される。第1動作モード信号549(「OPM1」)がインバータ631により逆転され、その逆転された出力信号、第2動作モード信号571、および第3動作モード信号591がNANDゲート633に供給される。NANDゲート633の出力信号と出力信号615とがNANDゲート635に供給され、NANDゲート635の出力信号637はインバータ639により逆転され、インバータ639は第2逆転切換信号641「SW2*」を提供する。第2逆転切換信号641はさらにインバータ643により逆転され、第2非逆転切換信号645「SW2」が提供される。第3動作モード信号591(「OPM3」)がインバータ651に供給され、その逆転された出力信号と第2動作モード信号571とがNANDゲート653に供給される。NANDゲート653の出力信号655はインバータ657により逆転され、インバータ657は第3非逆転切換信号659「SW3」を提供する。第3非逆転切換信号659はさらにインバータ661により逆転され、第3逆転切換信号663「SW3*」が提供される。第1非逆転切換信号619、第1逆転切換信号623、第2逆転切換信号641、第2非逆転切換信号645、第3非逆転切換信号659、および第3逆転切換信号663は、アドレス切換制御信号399に含まれる。NANDゲート635とインバータ639が、AND回路を構成する。同様に、NANDゲート653とインバータ657が、AND回路を構成する。
【００７８】
アドレス切換回路371は、切換信号399に含まれる第1非逆転切換信号619(「SW1」)、第1逆転切換信号623(「SW1*」)、第2逆転切換信号641(「SW2*」)、第2非逆転切換信号645(「SW1」)、第3非逆転切換信号659(「SW3」)、および第3逆転切換信号663(「SW3*」)を受け取る。これらの信号は、図11に示すアドレス切換コントローラ461によって提供される。
【００７９】
図12は、図5A、5B、および5Cに示す直列入力処理装置のデータ制御動作のフローチャートを示す。図5Aから5Cおよび図6から図12を参照すると、SI信号が直列入力処理装置に提供された後でデータ制御動作が開始される。入力ポートイネーブル信号119がHighになるとSIPから連続的に直列入力データが受け取られ(ステップ711)、コマンド、データ、および複数の一時レジスタ用に別個のクロックが生成される(ステップ712)。一時登録クロックに応答して、直列入力ビットが保持される(ステップ713)。そのビットの保持中に、当該受け取ったSI信号に含まれるコマンドが解釈され、コマンド登録クロックの生成が終わる(ステップ714)。しかし一時レジスタクロックとデータレジスタクロックの生成は続けられ、SI登録は続けられ、当該SI信号に含まれる2バイト、3バイト、または5バイトのアドレスを受け取った際に、当該アドレスが保持される(ステップ715)。アドレスバイト数2(即ち、カラムアドレス)、3(行アドレス)、または5(カラムおよび行アドレス)の情報が、解釈されたコマンドから提供される(ステップ714)。アドレスバイト情報に応じて、5バイトのアドレスが保持されるか(ステップ716)、2バイトのアドレスが保持されるか(ステップ717)、3バイトのアドレスが保持され(ステップ718)、一時登録クロックの生成は終わる(ステップ719)。ステップ717では、2バイトのアドレスが第1から第2一時レジスタ321から323に格納される。ステップ718では、3バイトのアドレスが第1から第3一時レジスタ321から325に格納される。ステップ716では、5バイトのアドレスが第1から第5一時レジスタ321から329に格納される。
【００８０】
コマンドインタープリタ343からのアドレス切換制御信号399は、ステップ714で解釈された動作コマンドを含んでいる。動作コマンドに応じて、アドレス切換回路371により3種類の異なる方法で接続が行われる(ステップ720)。その後、一時的に保持されたアドレスが、アドレス切換回路371の接続されたスイッチを介してカラムアドレスレジスタブロック381および/または行アドレスレジスタブロック395に転送される(ステップ721)。
【００８１】
2バイトのアドレスの場合はカラムアドレスである(図3B参照)。2バイトのアドレスは、第2一時レジスタ323および第1一時レジスタ321に保持される。第2一時アドレス出力信号363と第1一時アドレス出力信号361は、図5Bに示すように第2カラムレジスタ379および第1カラムレジスタ377にそれぞれ転送される(アドレス切換回路371の矢印(I)参照)。(ii)3バイトのアドレスの場合は行アドレスである(図3C参照)。3バイトのアドレスは第3一時レジスタ325、第2一時レジスタ323、および第1一時レジスタ321に保持される。第3一時アドレス出力信号365、第2一時アドレス出力信号363、および第1一時アドレス出力信号361は、第3行レジスタ393、第2行レジスタ391、および第1行レジスタ389にそれぞれ転送される(図5Bの切換アドレス371の矢印(II)参照)。(iii)5バイトのアドレスの場合は、最初の2バイトがカラムアドレスを表し、他の3バイトが行アドレスを表す(図3A参照)。最初の2バイトのアドレスは第5一時レジスタ329および第4一時レジスタ327に保持され、他の3バイトのアドレスは第3一時レジスタ325、第2一時レジスタ323、および第1一時レジスタ321に保持される。第5一時アドレス出力信号369および第4一時アドレス出力信号367は、第2カラムレジスタ379および第1カラムレジスタ377に転送される。第3一時アドレス出力信号365、第2一時アドレス出力信号363、および第1一時アドレス出力信号361は、第3行レジスタ393、第2行レジスタ391、および第1行レジスタ389にそれぞれ転送される(図5Bの切換アドレス371の矢印(III)参照)。
【００８２】
カラムアドレスラッチ信号382に応答して、第1カラムレジスタ377および第2カラムレジスタ379は、提供された一時レジスタアドレスをそれぞれの中でラッチする。同様に、行アドレスラッチ信号384に応答して、第1行レジスタ389から第3行レジスタ393は、提供された一時レジスタアドレスをそれぞれの中でラッチする。
【００８３】
一時レジスタアドレスの転送が完了すると、データクロックの生成は終わる(ステップ722)。カラムアドレス読取り信号386に応答して、第1カラムレジスタ377および第2カラムレジスタ379内の登録されたカラムアドレスが読み取られ、コントローラ/データプロセッサ370に提供される。同様に、行アドレス読取り信号388に応答して、第1行レジスタ389から第3行レジスタ393内の登録された行アドレスが読み取られ、コントローラ/データプロセッサ370に提供される。コントローラ/データプロセッサ370は、メモリ372にアクセスするデータ処理を実行する(ステップ23)。処理されたデータは、直列出力ポート(SOP)から直列出力信号として次の素子のSIPに出力される。レジスタは、コマンドインタープリタ343によりコマンドが解釈されている間に、全てのビットデータを損失なく取り込む。
【００８４】
本実施形態では、前述のように、同時のデータ取り込みとコマンド解釈が実行されるが、その結果、短周期動作によるデータ損失の発生を低減することができる。一時レジスタブロック320を使用することにより、待ち持間およびコマンドデータの解釈の必要性を回避することができる。コマンドレジスタ317でコマンドデータが復号されている間は、新しいコマンドが発行されるまではSIPピンからのビットストリームが一時レジスタブロック320に一時的に格納される。コマンドインタープリタ343の結果により、アドレス切換回路371は、一時レジスタブロック320からカラムアドレスレジスタブロック381および行アドレスレジスタブロック395に対して1つまたは複数の接続を作成する。この方法では、コマンド解釈と連続的なデータ取り込みの間に時間的な間隔をおかないで高速動作を実現することができる。一時レジスタブロック320を使用した、このようなコマンド復号と次の直列データビットストリーム取り込みの間の独立したパス制御により、高速動作が保証される。
【００８５】
図13A、13B、および13Cは、図1に示す第1素子113-1に提供された直列入力信号115の他の構成を示している。これらは、ビットストリームの「固定」位置に割り当てられたカラムアドレスバイトと行アドレスバイトの例である。グループ化されたビットストリームは素子番号(DN)(1バイト)を含んでいるが、それは図示していない。図13Aに示した構成は、図3Aに示した構成と同じである。即ち、コマンド+カラムアドレスおよび行アドレス+2112バイトのデータである。図13Bに示した構成は、図3Bに示した構成と類似している。即ち、コマンド+カラムアドレス+2112バイトのデータである。しかし行アドレスがないので、カラムアドレスとデータとの間の3バイトはダミー行アドレスバイト「dummy」である。図13Cに示した構成は、図3Cに示した構成と同じである。即ち、コマンド+行アドレス+2112バイトのデータである。しかし、カラムアドレスがないので、行アドレスの前の2バイトはダミーカラムアドレスバイトである。このように、コマンド以降にカラムアドレスおよび行アドレスに対して2バイトと3バイトが固定的に割り当てられている。他のビットは他のビット情報に対して柔軟に割り当てられている。
【００８６】
図14A、14B、および14Cは、図13Aから13Cに示す直列入力が適用された本発明の他の実施形態を示している。図5A、5B、および5Cに示す実施形態と違う点は、アドレス切換回路もアドレス切換制御信号もないことである。どのコマンドビットストリームにおいても行アドレスバイトとカラムアドレスバイトが同じ位置にマッピングされるので、上述の構成要素は必要とされない。上記の実施形態では、一時レジスタに一時的に保持された8ビットのデータが、対応するアドレスレジスタに転送される。
【００８７】
図14Aから14Cを参照すると、コマンド、アドレス、およびデータを含む直列入力信号115が、その直列入力ポート(SIP)を介してバッファ811に供給される。直列入力信号115は、コマンドレジスタ817と、データレジスタ819と、第1から第5一時レジスタ821、823、825、827、および829を含む一時レジスタブロック820とに供給される。コマンドレジスタ817、データレジスタ819、および第1一時レジスタ821は、直列入力信号115に含まれるコマンド、アドレス、およびデータを直列に受け取る。
【００８８】
内部クロックジェネレータ835は、クロック信号117と入力ポートイネーブル信号119とを、それぞれバッファ837とバッファ839とを介して受け取る。クロック生成制御信号841がコマンドインタープリタ843から内部クロックジェネレータ835に供給される。内部クロックジェネレータ835は、コマンドレジスタクロック信号845、データレジスタクロック信号847、および一時レジスタクロック信号849を、それぞれコマンドレジスタ817、データレジスタ819、および一時レジスタブロック820の第1から第5一時レジスタ821から829に提供する。
【００８９】
SIPに関するデータに応答して、コマンドレジスタ817は、登録されたコマンド出力信号897をコマンドインタープリタ843に提供する。コマンドインタープリタ843は、復号された命令信号898とアドレス切換制御信号899とを、それぞれコントローラ/データプロセッサ870とアドレス切換回路871とに提供する。チップ選択信号111、入力ポートイネーブル信号119、および出力ポートイネーブル信号121に応答して、コントローラ/データプロセッサ870は素子を制御し、それぞれ入力ポートイネーブル出力信号133-1と出力ポートイネーブル出力信号135-1とを提供する。同様に、登録されたデータ出力信号859と復号された命令信号898とに応答して、コントローラ/データプロセッサ870は、メモリ872へのデータアクセス(書込みおよび/または読取り)の機能を実行する。チップ選択信号111と出力ポートイネーブル信号121とに応答して、出力されたデータが直列出力信号131-1として出力される。
【００９０】
第1一時レジスタ821から直列に出力された第1一時アドレス信号851が第2一時レジスタ823に供給され、第2一時レジスタ823からの第2一時アドレス信号853が第3一時レジスタ825に供給される。第3一時レジスタ825からの第3一時アドレス信号855が第4一時レジスタ827に供給され、第4一時レジスタ827からの第4一時アドレス信号857が第5一時レジスタ829に供給される。
【００９１】
第1一時レジスタ821からの8ビットの第1一時アドレス出力信号861、第2一時レジスタ823からの8ビットの第2一時アドレス出力信号863、第3一時レジスタ825からの8ビットの第3一時アドレス出力信号865、第4一時レジスタ827からの8ビットの第4一時アドレス出力信号867、および第5一時レジスタ829からの8ビットの第5一時アドレス出力信号869が、行アドレスレジスタブロック895の第1行レジスタ889、第2行レジスタ891、および第3行レジスタ893およびカラムアドレスレジスタブロック881の第1カラムレジスタ877および第2カラムレジスタ879に供給される。
【００９２】
ラッチ信号884に応答して、第1から第5一時アドレス出力信号861から869のそれぞれの8ビットのデータが、行アドレスレジスタブロック895およびカラムアドレスレジスタブロック881の対応するレジスタでラッチされる。アドレス読取り信号888に応答して、行アドレスレジスタブロック895およびカラムアドレスレジスタブロック881の複数のレジスタのそれぞれの8ビットデータが読み取られ、コントローラ/データプロセッサ870に提供される。ラッチ信号884およびアドレス読取り信号888が、コントローラ/データプロセッサ870によって提供される。
【００９３】
図15は、図14Cに示すコマンドインタープリタ843のより詳細な回路を示している。コマンドインタープリタ843は、入力コマンドタイプに応じてローカルなクロック生成と内部クロック生成を制御するための組合せ論理回路である。図15を参照すると、K個のコマンドビット(例えば、8ビット)の登録されたコマンド出力信号897がコマンドデコーダ951に供給され、コマンドデコーダ951は、内部命令として提供されるMビットの復号された命令信号898を提供する。登録されたコマンド出力信号897の「コマンドビット」入力に基づいて、コマンドデコーダ951から内部命令が生成される。Mビットは、素子により実行されるべき命令数を示している。復号された命令信号898がコマンドソーター955に供給され、それによって、定義済みコマンドカテゴリに応じて、複数の動作モードOPM1、OPM2、およびOPM3を含んでいる動作モードグループ信号が復号される。
【００９４】
図14Aから14Cおよび図15に示す例では、コマンドソーター955からの動作モードグループ信号は、クロック生成のために内部クロックジェネレータ835に提供されるクロック生成制御信号841である。内部クロックジェネレータ835により提供された一時レジスタクロック信号849に応答して、一時レジスタブロック820の複数のレジスタ821から829は、カラムアドレスおよび行アドレスを格納する。複数アドレスのシーケンスは入力コマンドにより確立されている。
【００９５】
図16は、図14A、14B、および14Cに示す直列入力処理装置のデータ制御動作のフローチャートを示している。図14Aから14Cおよび図15から16を参照すると、SI信号が直列入力処理装置に提供された後で、データ制御動作が開始される。入力ポートイネーブル信号119がHighになると、直列入力データがSIPから連続的に受け取られ(ステップ971)、コマンド、データ、および一時レジスタに対する別個のクロックが生成される(ステップ972)。一時登録クロックに応答して、直列入力ビットが保持される(ステップ973)。ビットの保持中に、受け取ったSI信号に含まれているコマンドが解釈され、コマンド登録クロックの生成が終わる(ステップ974)。しかし一時レジスタクロックとデータレジスタクロックの生成は続けられ、SI登録は続けられ、当該SI信号に含まれる2バイト、3バイト、または5バイトのアドレスを受け取った際に、一時レジスタブロック820の5つのレジスタ829から821に当該アドレスが保持される(ステップ975)。
【００９６】
5バイトのアドレスの場合(即ち、図13Aに示すカラムアドレスおよび行アドレス)、5バイトのアドレスが、第5一時レジスタ829から第1一時レジスタ821に格納される(ステップ976)。2バイトのアドレスの場合(即ち、図13Bに示すカラムアドレス)、2バイトのアドレスが、第5一時レジスタ829および第4一時レジスタ827に格納される(ステップ977)。3バイトのアドレスの場合(即ち、図13Cに示す行アドレス)、3バイトのアドレスが、第5一時レジスタ829から第3一時レジスタ825に格納される(ステップ978)。次いで、一時登録クロックの生成が終わる(ステップ979)。このように、一時的に保持されたアドレスが、カラムアドレスレジスタブロック881および/または行アドレスレジスタブロック895に転送される(ステップ980)。
【００９７】
一時レジスタアドレスの転送が完了すると、データクロックの生成は終わる(ステップ981)。読取り信号888に応答して、第1カラムレジスタ877および第2カラムレジスタ879内の登録されたカラムアドレスが読み取られ、コントローラ/データプロセッサ870に提供される。同様に、読取り信号888に応答して、第1行レジスタ889から第3行レジスタ893内の登録された行アドレスが読み取られ、コントローラ/データプロセッサ870に提供される。コントローラ/データプロセッサ870は、メモリ872にアクセスするデータ処理を実行する(ステップ978)。処理されたデータは、SOPから直列出力信号として次の素子のSIPに出力される。レジスタは、コマンドインタープリタ843によりコマンドが解釈されている間に、全てのビットデータを損失なく取り込む。コントローラ/データプロセッサ870は、その「dummy」アドレス、およびカラムアドレスバイトおよび行アドレスバイトを無視する。
【００９８】
図17は、図5Aに示す内部クロックジェネレータの他の例を示している。図17を参照すると、内部クロックジェネレータ935は、コマンドレジスタクロックジェネレータ915、一時レジスタクロックジェネレータ917、およびデータレジスタクロックジェネレータ919を含む。図18Aに示すように、コマンドレジスタクロックジェネレータ915は、クロック信号117を受け取るためのクロック入力INと入力ポートイネーブル信号119を受け取るためのイネーブル入力ENを有するN-カウンター921を含んでいる。カウンター921は、そのカウント出力信号922および923を提供するためのカウント出力OUT1およびカウント出力OUT2をそれぞれ有している。出力信号922は、一時レジスタクロックジェネレータ917およびデータレジスタクロックジェネレータ919をイネーブルするための遅延したイネーブル信号である。出力信号923はANDゲート925に供給され、ANDゲート925は、コマンドレジスタクロック信号345を提供する。クロック信号117もANDゲート925に供給される。カウンター921は入力ポートイネーブル信号119により活動化され、クロック信号117のパルスをカウントする。カウントがN(例えば、8)に達するとカウントが終了する。Nのカウント中にはカウント出力信号923はHighである(即ち、1バイトに相当する8クロックサイクル)。従って、カウント出力信号923に応答してゲート制御することにより、ANDゲート925は、コマンドレジスタクロック信号345に含まれるべきN(例えば、8)クロックを出力する。
【００９９】
図18Bは、図17に示す一時レジスタクロックジェネレータ917およびデータレジスタクロックジェネレータ919のより詳細な回路を示している。図18Bを参照すると、一時レジスタクロックジェネレータ917は、カウンター931、カウント決定回路933、限界値回路935、およびANDゲート937を含んでいる。限界値回路935は、一時登録デコーダ936とレジスタ937とを含んでいる。
【０１００】
同様に、データレジスタクロックジェネレータ919は、カウンター941、カウント決定回路943、限界値回路945、およびANDゲート947を含んでいる。限界値回路945は、データ登録デコーダ946とレジスタ948とを含んでいる。データ登録デコーダ946の復号機能は、一時登録デコーダ936の復号機能とは異なる。
【０１０１】
カウンター931および941は、そのイネーブル入力ENに供給された遅延したイネーブル信号922により活動化され、それ以降は連続してクロック信号117のパルスをカウントする。動作モードグループ信号341に含まれる3つのビット動作モード信号OPM1、OPM2、およびOPM3は、デコーダ936および946に供給される。OPM1、OPM2、およびOPM3の復号された値VI3およびVI4は、登録するためにレジスタ938および948に提供される。カウント決定回路933および943は、カウントが限界値VI3およびVI4に達したか否かを判定し、それぞれカウント決定出力信号939および949を提供する。カウント決定出力信号939および949に応答して、ANDゲート937および947は、VI3クロックパルスおよびVI4クロックパルスを含むクロック信号349および347をそれぞれ出力する。
【０１０２】
図19は、図17に示す内部クロックジェネレータ935によって提供されるクロック信号のための相対的タイミングシーケンスを示している。図17から19を参照すると、入力ポートイネーブル信号119がイネーブルされると、コマンドレジスタクロックジェネレータ915が活動化される(時刻T0)。カウンター921はクロックパルスのカウントを開始し、コマンドレジスタクロック信号345の生成が時刻T1で開始される。カウントがNに達すると、カウンター921はカウントを終了し(時刻T2.1)、遅延したイネーブル信号922が提供される。遅延したイネーブル信号922に応答して、カウンター931および941が、クロック信号117のクロックパルスをカウントするようにイネーブルされる。第1クロックパルスで、カウンター931および941はカウントを開始する(時刻T2.2)。VI3がカウントされると、カウンター931はカウントを終了する(時刻T3)。従って、一時レジスタクロック信号349のクロックパルス生成が終わる。同様に、VI4がカウントされると、カウンター441はカウントを終了する(時刻T4)。データレジスタクロック信号347のクロックパルス生成が終わる。本例では、N-カウンター921がカウントを完了するまで、カウンター931および941は動作せず、従って電力消費量は低減される。
【０１０３】
一時レジスタおよびレジスタ毎の別個のクロック生成を含む実施形態によれば、直列フラッシュメモリを高速に動作させることができる。特に、通常の直列フラッシュメモリのようにコマンドと後続のアドレスバイトとの間に時間的な間隔が必要とされない。
【０１０４】
上記本発明によるいくつかの実施形態は、コマンドインタープリタ343でコマンドの解釈が高速で実行されている間に1ビットも損失せずに直列データを取り込む方法を提供する。その動作において定義付けられた直列ビットシーケンスに応じて個々のバイトをラッチするためには複数のクロックが使用され、アドレスレジスタ等の割り当てられたレジスタにバイト情報を転送する前に一時的にビットストリームを格納するためには一時レジスタが使用される。SIである入力ポートで受け取られた全てのビットストリームが、クロックの立ち上がりエッジでラッチされる。一例として1GHzの動作の場合、1ナノ秒のサイクル時間では、コマンドビットストリームの解釈と次のビットデータストリームの間に十分な時間的余裕がないので、コマンド解釈中に入来ビットデータを格納するための追加レジスタを考慮すべきである。上記実施形態は、一時レジスタを制御し、また、単一の共通クロックを使用する代わりにビットデータストリームをラッチするための複数のクロックを生成する手段を提供する。上記実施形態は、1GHz(1ナノ秒のサイクル時間)より高いクロック周波数の高速動作で使用することができる。直列コマンドビットと次のビットストリームの間には、コマンドを復号するための時間的な間隔は必要ない。
【０１０５】
上記実施形態では、簡略化のために動作をアクティブHigh信号に基づいて説明した。上記回路は、設計上の選択により、Lowアクティブ信号に基づいて動作を実行するよう設計することができる。コマンドレジスタクロック信号345は、演算コードの割り当てに応じて2バイトまたはそれ以上のバイトであってよい。タイミング制御は、コマンドタイプによりイネーブルされるシーケンシャルな複数のクロックから、選択された直列レジスタを活動化するための追加制御信号を有する単一クロックに変更することができる。複数のクロックを発行するシーケンスは、タイミング、アドレスの構成、アドレスの長さの指定に応じて変更可能である。前述のように、直列フラシュメモリまたは直列入力ビットストリーム制御を有する製品を適用してもよい。
【０１０６】
上記実施形態では、簡略化のために、図示するように素子と回路は相互に接続されている。本発明の装置に対する実際の応用例では、デバイス、素子、回路等は相互に直接接続することができる。また、デバイス、素子、回路等は、当該装置の動作に必要な他のデバイス、素子、回路等を介して相互に間接的に接続することもできる。従って、実際の構成では、回路素子およびデバイスは、相互に直接的または間接的に結合される。
【０１０７】
以上、上記実施形態をMISLに関連して説明した。しかし、本発明は上記説明には限定されない。本発明は、直列入力データを取り込み、処理するいかなる装置および方法にも適用可能である。
【０１０８】
本発明の上記実施形態は、例示のみを目的としたものである。上記特定の実施形態には、首記の特許請求の範囲によってのみ規定される本発明の範囲から逸脱せずに、当業者により変更、修正、および改良を行うことができる。
【符号の説明】
【０１０９】
OPE 出力ポートイネーブル
IPE 入力ポートイネーブル
SI 直列入力
SIP 直列入力ポート
SOP 直列出力ポート
CLK クロック入力
SDR シングルデータレート
DDR ダブルデータレート
OPM 動作モード信号
111 チップ選択信号
113 素子
115 直列入力信号
117 クロック信号
119 入力ポートイネーブル信号
121 出力ポートイネーブル信号
220 直列ビット保持回路
230 コマンド解釈回路
240 処理回路
250 メモリ回路
335 内部クロックジェネレータ
343 コマンドインタープリタ
370 コントローラ/データプロセッサ
372 メモリ
417 一時レジスタクロックジェネレータ
419 データレジスタクロックジェネレータ
455 コマンドソーター
【技術分野】
【０００１】
関連出願の相互参照
本願は、2006年12月6日に出願した米国特許出願第11/567,551号の優先権の利益を主張するものである。
【０００２】
本発明は、一般にデータ処理装置および方法に関する。より詳細には、本発明は、直列入力データを処理し、取り込む装置および方法に関する。
【背景技術】
【０００３】
現行の家電機器は、メモリ素子を使用している。例えば、デジタルカメラ、携帯用情報端末、携帯型オーディオビデオプレーヤ、携帯端末などの携帯型電子デバイスは、大容量記憶装置、好適には容量および処理速度の向上し続ける不揮発性メモリを絶えず必要とするものである。電力供給停止時にデータが保持され、従って電池の寿命を延ばすことになるので、不揮発性メモリおよびハードディスクドライブが好まれている。
【０００４】
既存のメモリ素子は、現行の多くの家電機器にとっては十分な速度で動作するが、高速のデータ転送速度が要求されるような将来における電子デバイスや他のデバイスに使用するには不十分である。例えば、高品位の動画を記録する携帯型マルチメディアデバイスでは、現行のメモリ技術によるメモリモジュールよりも高いプログラミング処理能力を有するメモリモジュールが必要とされる。そのような解決策は一見簡単そうに思えるが、そのような高周波数では信号品質に問題が生じ、ひいてはメモリの動作周波数に実際的な制約を課すことになる。当該メモリは一組の並列入出力(I/O)ピンを使用して他の素子と通信を行うが、この並列I/Oピンの数は所望の構成により異なる。これらI/Oピンは、コマンド命令と入力データを受け取り、出力データを提供する。これは、一般に並列インターフェースとして知られている。高速に動作させると、クロストーク、信号歪み、信号減衰などの通信品質を低下させる可能性があり、これはひいては信号品質を低下させることになる。
【０００５】
より高密度かつより高速な動作をシステムボード上に組込むには、直列相互接続構成と、マルチドロッピングのようなパラレル相互接続構成の2種類の設計技術がある。これらの設計技術は、密度の問題を克服するために使用することができる。この密度の問題とは、ハードディスクとメモリシステムとの間におけるメモリスワッピングのコストと作業効率を決定付けるものである。しかし、マルチドロップは、メモリシステム同士の直列相互接続に比して弱点がある。例えば、マルチドロップメモリシステムの数が増えると、各ピンの負荷効果(loading effect)の結果、遅延時間が延びる。その結果、メモリ素子の電線の抵抗-容量負荷とピンの静電容量によるマルチドロップ接続によりマルチドロップシステムの総体的な性能が低下することになる。メモリ素子などの1つの素子内にある直列リンクには、全てのアドレス、コマンド、およびデータを直列に受け取る単一のピン入力が利用される場合がある。直列リンクは、直列相互接続構成全体でコマンドビット、アドレスビット、データビットを効果的に制御するような直列相互接続構成を提供することができる。直列相互接続構成を提供することにより、連鎖的な構成の各素子に対してメモリ素子識別子(ID)番号が割り当てられる。メモリ素子は、動的ランダムアクセスメモリ(DRAM)、静的ランダムアクセスメモリ(SRAM)、またはフラッシュメモリであってよい。
【０００６】
より低速なオペレーティングシステムの応用例の場合は、データストリームを取り込むための論理回路の組合せを使用することができる。しかし高速動作の場合は、コマンド解釈中におけるクロック動作が高速であるため、単一の直列ポートから割り当てられたレジスタへのデータの正確な取り込みを保証することはできない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願第11/324,023号
【特許文献２】米国仮特許出願第60/787,710号
【特許文献３】米国仮特許出願第60/802,645号
【発明の概要】
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、定義済みシーケンスに応じてコマンド、アドレス、およびデータを含み、前記コマンド、アドレス、およびデータを表すビットストリームとしてグループ化されている直列入力(SI)を処理する方法が提供される。この方法は、前記SIを受け取るステップと、前記受け取ったSIのビットストリームを保持するステップと、前記ビットストリームを保持するステップとは独立して、前記受け取ったSIのコマンドを解釈するステップと、前記解釈したコマンドに応答して、前記受け取ったSIに基づいてメモリにアクセスするステップとを含む。
【０００９】
例えば、解釈するステップは、保持するステップが実行されている間に実行される。解釈するステップは、受け取ったSIのコマンドを格納するステップと、コマンドの動作制御モードを決定するために、格納されたコマンドを復号するステップとを含む。
【００１０】
この方法は、イネーブル入力を受け取るステップを含んでもよい。SIのコマンドを受け取るステップは、受け取ったイネーブル入力に応答してイネーブルされる。
【００１１】
好適には、決定された動作制御モードに応答して、第1クロックと第2クロックが別個に生成される。第1クロックは、コマンドを解釈するステップに使用される。第2クロックは、ビットストリームを保持するステップに使用される。決定された動作制御モードに応じて、第1クロックの生成は、解釈するステップの完了に際して終わり、第2クロックの生成は、第1クロックの生成を終えるステップの後で終わる。
【００１２】
例えば、アクセスするステップは、受け取ったSIのデータを取り込むステップを含む。受け取ったSIのビットストリームのアドレスは一時的に格納され、一時的に格納されたアドレスは、取り込んだデータに基づいて、メモリにアクセスするために転送される。
【００１３】
好適には、転送するステップは、一時的に格納されたアドレスを転送するために、動作制御モードに応答して一時的に格納されたアドレスのパスを確立するステップを含む。転送パス情報は、一時的に格納されたアドレスのパスを確立するために、動作制御モードに応じて提供される。
【００１４】
他の例では、一時的に格納したアドレスは定義済みパスを介して転送される。本例では、動作制御モードに応じたパス選択は必要とされない。
【００１５】
本発明の他の態様によれば、定義済みシーケンスに応じてコマンド、アドレス、およびデータを含み、コマンド、アドレス、およびデータを表す全ての入力ビットストリームとしてグループ化されている直列入力(SI)を処理し、またデータ処理のためにメモリにアクセスする装置が提供される。この装置は、SIのビットストリームを一時的に格納する一時保持回路と、一時保持回路により一時的に保持されたビットストリームとは独立して、SIのコマンドを解釈する解釈回路と、解釈されたコマンドに応答し、SIに基づいて、メモリにアクセスするデータ処理回路とを含む。
【００１６】
例えば、解釈回路は、コマンドを格納する格納回路と、コマンドの動作制御モードを決定するために、格納されたコマンドを復号する復号回路とを含む。
【００１７】
この装置は、動作制御モードに応答して動作クロックを生成するクロック生成回路と、メモリにアクセスするために、一時保持回路に一時的に格納されたビットストリームのアドレスを格納するアドレスレジスタ回路とをさらに含むことができる。
【００１８】
例えば、1つのレジスタがそれ自体に格納したビットストリームを次のレジスタに転送するように、一時保持回路が、直列接続されたJ個の一時レジスタを含む。J個の一時レジスタから転送されたアドレスを格納するために、アドレスレジスタ回路がJ個のアドレスレジスタを含むが、ここでJは1より大きな整数である。
【００１９】
パス回路は、動作制御モードのアドレス切換情報に応じて、J個の一時レジスタとJ個のアドレスレジスタの間のアドレス転送パスを選択する切換回路を含むことができる。
【００２０】
パス回路は、一時的に格納されたアドレスをJ個の一時レジスタからJ個のアドレスレジスタに転送する定義済み転送パスを含むことができる。
【００２１】
上記実施形態によれば、コマンド、アドレス、およびデータを指定のレジスタでラッチする、内部で生成された複数クロックにより1ビットも損失せずに入力ポートの直列入力を取り込むことができる。本発明の上記実施形態では、新型のマルチクロックデータ取り込みとオンザフライデータラッチングより、直列入力処理装置は、コマンド、アドレス、およびデータを指定のレジスタでラッチする、内部で生成された複数のクロックを使用して、1ビットも損失せずに直列入力を取り込む。
【００２２】
本発明の一実施形態によれば、一時レジスタを制御し、また、単一の共通クロックを使用する代わりにビットデータストリームをラッチするための複数のクロックを生成する手段が提供される。本実施形態では、直列コマンドビットと次のビットストリームの間には、コマンドを復号するための時間的な間隔は必要ない。これは、フラッシュメモリインターフェースの速度を向上させるものである。
【００２３】
本発明のさらなる態様によれば、直列相互接続構成の複数の素子を含む装置であって、複数の素子のそれぞれが、直列入力データを受け取るための直列入力接続と直列出力データを提供するための直列出力接続とを有し、複数の素子のそれぞれが、直列データを取り込むための装置を有する、装置が提供される。素子は、定義済みシーケンスに応じてコマンド、アドレス、およびデータを含み、コマンド、アドレス、およびデータを表す全ての入力ビットストリームに関してバイトベースでグループ化されている直列入力(SI)を受け取る直列入力回路と、受け取ったSIのビットストリームを一時的に格納する一時保持回路と、一時保持回路により保持されたコマンドとは独立して、SIのコマンドを解釈する解釈回路と、解釈されたコマンドに応答し、受け取ったSIに基づいて、メモリにアクセスするデータ処理回路とを含む。
【００２４】
本発明のさらに他の態様によれば、直列相互接続構成の複数の素子内に直列入力(SI)に含まれるデータを取り込む装置であって、複数の素子のそれぞれは、直列入力データを受け取るための直列入力接続と直列出力データを提供するための直列出力接続とを有し、複数の素子のうちの少なくとも1つに採用されている装置が提供される。この装置は、定義済みシーケンスに応じたコマンド、アドレス、およびデータの、コマンド、アドレス、およびデータを表す全ての入力ビットストリームに関してバイトベースでグループ化されている直列入力(SI)を受け取る直列入力(SI)回路と、コマンドデータのビットストリームを格納するコマンド受け取り回路と、コマンドレジスタに格納されたコマンドデータを復号するコマンド解釈回路と、コマンドレジスタでコマンドデータが復号されている間に、ビットストリームを一時的に格納する一時保持回路と、コマンドデコーダにより復号されたコマンドに応答して、一時レジスタからアドレスレジスタに接続を行うアドレス切換回路とを含む。
【００２５】
本発明のさらに他の態様によれば、直列相互接続構成の複数の素子内に直列データを取り込む方法であって、複数の素子のそれぞれは、直列入力データを受け取るための直列入力接続と直列出力データを提供するための直列出力接続とを有する。この方法は、定義済みシーケンスに応じてコマンド、アドレス、およびデータを含み、コマンド、アドレス、およびデータを表す全ての入力ビットデータストリームに関するバイトベースデータとしてグループ化されている直列データ入力を受け取るステップと、コマンドデータのビットストリームを連続的に格納するステップと、コマンドレジスタに格納されたコマンドデータを復号するステップと、コマンドデータがコマンドレジスタで復号されている間一時的に、ビットストリームを連続的に格納するステップと、コマンドデコーダにより復号されたコマンドに応じて、一時レジスタからアドレスレジスタに接続を行うステップとを含む。
【００２６】
当業者には、以下の本発明の特定の実施形態の説明を添付の図面と併せて検討することにより、本発明のこの他の態様および機能が明らかになる。
【００２７】
本発明の実施形態を、単なる一例として添付の図面を参照して説明する。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態が適用された直列相互接続実施例を採用したメモリ素子を説明するブロック図である。
【図２Ａ】メモリ素子のシングルデータレート(SDR)動作のタイミング図を説明する図である。
【図２Ｂ】メモリ素子のダブルデータレート(DDR)動作のタイミング図を説明する図である。
【図３Ａ】図1に示す本発明の一実施形態で使用する直列入力信号の構成を示す図である。
【図３Ｂ】図1に示す本発明の一実施形態で使用する直列入力信号の構成を示す図である。
【図３Ｃ】図1に示す本発明の一実施形態で使用する直列入力信号の構成を示す図である。
【図４Ａ】図1に示す素子に含まれる素子処理回路を説明するブロック図である。
【図４Ｂ】図4Aに示す素子処理回路の動作のフローチャートである。
【図５Ａ】本発明の一実施形態による図1に示す複数の素子の1つを示す図である。
【図５Ｂ】本発明の一実施形態による図1に示す複数の素子の1つを示す図である。
【図５Ｃ】本発明の一実施形態による図1に示す複数の素子の1つを示す図である。
【図６】図5Cに示すコマンドインタープリタを説明するブロック図である。
【図７】図6に示すコマンドソーターを説明するブロック図である。
【図８】図6に示す内部クロックジェネレータを説明するブロック図である。
【図９Ａ】図5Aに示す内部クロックジェネレータに含まれるコマンドレジスタクロックジェネレータを説明するブロック図である。
【図９Ｂ】図8に示す一時レジスタクロックジェネレータとデータレジスタクロックジェネレータを示すブロック図である。
【図１０】図5A、5B、5Cに示す実施形態の信号のための相対的タイミングシーケンスを示す図である。
【図１１】図6に示すアドレス切換コントローラを説明するブロック図である。
【図１２】図5A、5B、5Cに示す実施形態の直列入力制御動作を説明するフローチャートである。
【図１３Ａ】図1に示す素子の他の実施形態で使用する直列入力信号の構成を示す図である。
【図１３Ｂ】図1に示す素子の他の実施形態で使用する直列入力信号の構成を示す図である。
【図１３Ｃ】図1に示す素子の他の実施形態で使用する直列入力信号の構成を示す図である。
【図１４Ａ】本発明の他の実施形態による図1に示す複数の素子の1つを示す図である。
【図１４Ｂ】本発明の他の実施形態による図1に示す複数の素子の1つを示す図である。
【図１４Ｃ】本発明の他の実施形態による図1に示す複数の素子の1つを示す図である。
【図１５】図14Cに示すコマンドインタープリタを示すブロック図である。
【図１６】図14A、14B、14Cに示す他の実施形態の直列入力制御動作を説明するフローチャートである。
【図１７】図6に示す内部クロックジェネレータの他の例を説明するブロック図である。
【図１８Ａ】図17に示す内部クロックジェネレータに含まれるコマンドレジスタクロックジェネレータを説明するブロック図である。
【図１８Ｂ】図17に示す一時レジスタクロックジェネレータとデータレジスタクロックジェネレータを説明するブロック図である。
【図１９】図17に示す内部クロックジェネレータの信号のための相対的タイミングシーケンスを示す図である。
【発明を実施するための形態】
【００２９】
本発明の実施形態に関する以下の詳細な説明では、本明細書の一部を構成し、本発明が実施される特定の実施形態を説明するために示される添付の図面を参照する。これらの実施形態は、当業者が本発明を実施するために十分なほど詳細に説明される。この他の実施形態を利用することができること、また、本発明の範囲を逸脱することなく論理的変更、電気的変更、その他の変更を行うことができることが理解される。従って、以下の詳細な説明は限定的な意味に解釈されるべきではなく、本発明の範囲は首記の特許請求の範囲で規定されるものとする。
【００３０】
一般に、本発明は、直列入力データを取り込む装置および方法を提供する。本発明の実施形態を、直列に相互接続されたメモリ素子、例えばMISL(複数独立直列リンク)に関連して説明することにする。MISLインターフェースは、コア構造を変更せずに操作性能を強化するために、フラッシュメモリに入出力回路を含んでいる。これは、フラッシュメモリのインターフェースおよびデータ処理における技術革新である。フラッシュセル構造には制約があり、また当該セルの処理能力が基本的に低いことから、フラッシュの処理能力の強化はメモリ産業において解決すべき重要課題である。フラッシュメモリコアを含む大半の製品には、全てのアドレスビット、全てのコマンドビット、全てのデータビットをそれぞれ同時にラッチするパラレルポートがある。直列リンクは、全てのアドレス、全てのコマンド、全てのデータを直列に受け取るための単一のピン入力を利用する。MISLに関する詳細は、2005年12月30日に出願した米国特許出願第11/324,023号、2006年3月28日に出願した「Serial Interconnection of Memory Devices」という名称の米国仮特許出願第60/787,710号、および2006年5月23日に出願した「Serial Interconnection of Memory Devices」という名称の米国仮特許出願第60/802,645号に記載されている。
【００３１】
MISLは、直列入力ポートにより多様な動作モードを支持する非常に珍しい入力シーケンスを提供する。従って、コマンド入力の種類に応じて、後続のビットストリームのバイト長と入力バイト総数は多様である。200MHzを超える高周波数で動作する場合、コマンドビット解釈が完了するまでビットデータを保持するための一時レジスタがなければ、コマンド解釈中におけるクロック動作が高速であるため、単一の直列ポートから割り当てられたレジスタへのデータの正確な取り込みを保証することはできない。フラッシュメモリで周知のように、コマンド入力に応じて、後続のバイト構成とコマンドバイト以降の長さは変更することができる。
【００３２】
入力ポートで受け取られた単一ビットを1つも損失せずにデータを取り込むためには、システム応用例では非常に高周波数のクロックで高速動作が行われるので、データの次のバイトを高速に受け取るために単一クロック制御と高速論理を使用する前述の方法は不適切である。
【００３３】
MISLは、メモリコアから生じる実際のデータ出力に伴い出力バッファと次の素子が直列相互接続によって連結されている場合は、出力バッファがコマンドとアドレスを次の素子に転送するように直列入力ポートと直列出力ポートを採用する。データ出力の場合は、関連する出力バッファはOPE(出力ポートイネーブル)により制御され、一方、入力バッファはコマンドおよびアドレス直列ストリングのためにIPE(入力ポートイネーブル)によりイネーブルされる。出力バッファのためのOPE制御だけが、コマンドおよびアドレス直列ストリングを次の素子に転送することを許可しない。この機能は直列接続でのみ有効である。単一素子でも、単一素子に対する制御を同じレベルに保つための同じ機能を有することができる。
【００３４】
MISLは、直列データを取り込み、それを全ての入力ビットデータストリームに対してバイト単位のデータとしてグループ化するために、いくつかの直並列レジスタを使用することになる。単一ピンSI(直列入力)だけが、定義済みシーケンスに従って直列データ形式でコマンド、アドレス、およびデータをシステムコントローラから受け取る。
【００３５】
図1は、直列接続の実施例を採用したメモリ素子を示すが、ここでメモリシステム内の接続された複数のメモリ素子または直列に相互接続された複数の素子用に直列および単一入出力ポートが採用されている。図1で、当該素子群は直列に接続されている。長方形の各ブロックは1つのメモリ素子を表している。各メモリ素子のコアには、ダイナミックランダムアクセスメモリ(DRAM)セル群、スタティックランダムアクセスメモリ(SRAM)セル群、フラッシュメモリセル群等を含めることができる。図1に示すように、直列入力ポート(SIP)および直列出力ポート(SOP)は隣接するメモリ素子間で直列に接続されるが、各素子のクロック入力(CLK)は共通リンクに接続される。本例では、メモリシステムの性能は、例えばクロックの入力により決定することができる。図1は、ハイブリッド型直列相互接続とも称することができる。
【００３６】
メモリコアの動作を開始する前にビット情報を格納しておく目的で、定義済みレジスタで入力データストリームをラッチするためにクロックが使用される。本実施形態は、インターフェースタイプにより、クロックの立ち上がりエッジまたは両エッジ(立ち上がりと立ち下がり)でラッチされる直列入力(SI)を有する。例えば、システムのインターフェースタイプにシングルデータレート(SDR)が採用される場合、クロックの立ち上がりエッジが入力データをラッチする。ダブルデータレート(DDR)インターフェースタイプの場合は、読み書き動作の速度を高めるために入力ストリームがクロックの両エッジでラッチされる。全てのデータタイプ(素子番号データ、コマンドデータ、アドレスデータ、入力データ)をSDRまたはDDR動作を通して処理することができる。どちらのタイプのデータレートインターフェース(SDRまたはDDR)を使用することもできる。また、QDR(クァドラプルデータレート)等のような他のタイプのインターフェースを実施することもできる。
【００３７】
図1を参照すると、クロックは当該複数の素子に共通して供給されている。本例では、チップ選択信号111が、全素子のチップ選択入力CSに共通して供給されている。直列接続された複数の素子とは、例えば第1から第4の素子113-1から113-4である。チップ選択信号111がlogic Lowの場合、第1から第4の素子113-1から113-4は同時にイネーブルされ、直列入力(SI)信号115に含まれる入力データは全素子の活動化により第1の素子113-1から最後の素子113-4に転送される。それら複数の素子を介してデータが転送されている間にクロック待ち持間がある。直列接続では、直列クロック信号117が、メモリシステムを構成する直列相互接続の素子113-1から113-4のそれぞれのクロック入力CLKに共通して供給される。第1の素子113-1は、データを処理するために、同素子の入力ポートイネーブル入力IPEに供給される入力ポートイネーブル信号119によりイネーブルされ、そのデータ出力動作は、同素子の出力ポートイネーブル入力OPEに供給される出力ポートイネーブル信号121によりイネーブルされる。第1の素子113-1は、同素子の入力ポートイネーブル出力IPEQと出力ポートイネーブル出力OPEQからの入力ポートイネーブル出力信号133-1と出力ポートイネーブル出力信号135-1とを第2の素子113-2に提供する。同様に、他の素子113-2から113-4のそれぞれは、各IPEおよびOPE入力に供給される入力および出力イネーブル信号によりイネーブルされ、入力ポートイネーブル出力信号および出力ポートイネーブル出力信号が同素子のIPEQおよびOPEQ出力から提供される。
【００３８】
チップ選択信号111、直列入力信号115、クロック信号117、入力ポートイネーブル信号119、および出力ポートイネーブル信号121は、メモリコントローラ(図示せず)により提供される。第1から第3の素子113-1から113-3の、直列出力信号131-1から131-3、入力ポートイネーブル出力信号133-1から133-3、および出力ポートイネーブル出力信号135-1から135-3は、それぞれ次の素子113-2から113-4に提供される。第4素子113-4も、直列出力信号131-4、入力ポートイネーブル出力信号133-4、および出力ポートイネーブル出力信号135-4に提供される。直列出力信号131-4は、複数の素子の直列相互接続全体の直列出力信号である。
【００３９】
第1から第4の素子113-1から113-4は、同素子内に第1から第4素子処理回路210-1から210-4をそれぞれ有している。各素子処理回路は、直列入力信号および制御信号に応答して、各素子を制御する機能とデータ処理とを実行する。各素子で処理されたデータは、次の素子に提供される。
【００４０】
図2Aは、複数のメモリ素子のシングルデータレート(SDR)動作のための相対的タイミングシーケンスを示している。図2Bは、複数のメモリ素子のダブルデータレート(DDR)動作のための相対的タイミングシーケンスを示している。各図とも、1つのポートにおける動作を示している。SDR動作とDDR動作のどちらにおいても、全素子を同時にイネーブルするためにチップ選択信号が共通に接続されており、第1素子の入力データが最後の素子に転送される。
【００４１】
直列入力におけるコマンド、アドレスおよびデータのシーケンス構造は定義済みであり、全ビットストリームに対してグループ化される。コマンド定義のグループは例えば、(i)コマンドのみ、(ii)コマンド+1バイトのデータ、(iii)コマンド+カラムアドレス、(iv)コマンド+カラムアドレス+2112バイトのデータ、(v)コマンド+カラムアドレスおよび行アドレス+2112バイトのデータ、(vi)コマンド+カラムアドレスおよび行アドレス、(vii)コマンド+行アドレス、および(viii)コマンド+行アドレス+2112バイトのデータである。このように、直列入力ビットストリームの構造は柔軟であり、同コマンド以降のビット割り当ては固定ではない。
【００４２】
図3A、3B、3Cは、図1に示した第1素子113-1に提供される直列入力信号115の構成を示している。グループ化したビットストリームには素子番号(DN)(1バイト)が含まれるが、ここでは図示していない。図3Aに示す構成は、上記(v)のコマンド+カラムアドレスおよび行アドレス+2112バイトのデータ(2バイトのカラムアドレスと3バイトの行アドレス)の一例である。図3Bに示す構成は、上記(iv)のコマンド+カラムアドレス+2112バイトのデータ(2バイトのカラムアドレス)の一例である。図3Cに示す構成は、上記(viii)のコマンド+行アドレス+2112バイトのデータ(3バイトの行アドレス)の一例である。
【００４３】
直列入力の各データビットは、クロック信号117の各パルスに応答して提供される。本諸例では、コマンドビットC7からC0を表す最初の8ビット(即ち1バイト)は、クロックP0からP7に同期している。図3Aに示す例では、(2バイトの)カラムアドレスビットCA15からCA0はクロックP24からP39に同期しており、(3バイトの)行アドレスビットRA23からRA0はクロックP40からP63に同期しており、(2112バイトの)データビットデータ16895、16894、・・・はクロックP64等に同期している。図3Bに示す例では、(2バイトの)カラムアドレスビットCA15からCA0は、クロックP24からP39に同期しており、(2112バイトの)データビットデータ16895、16894、・・・はクロックP40以降に同期している。図3Cに示す例では、(3バイトの)行アドレスビットRA23からRA0はクロックP24からP47に同期しており、(2112バイトの)データビットデータ16895、16894、・・・はクロックP48に同期している。直列入力には、バンクアドレスおよび素子アドレス(図示せず)など他の情報データが含まれる。直列入力ビットストリームのコマンド構成は、柔軟である。直列入力の構成は、特定のアプリケーションにより異なった構成をとることができる。
【００４４】
図4Aは、図1に示した第1から第4素子処理回路210-1から210-4のそれぞれの実施例を示す。図4Bは、図4Aに示した素子処理回路の動作を示している。図4Aおよび4Bを参照すると、複数の素子処理回路を表す素子処理回路210-1は、直列入力(SI)ビット保持回路220、コマンド解釈回路230、処理回路240、およびメモリ回路250を含んでいる。直列入力SIは、定義済みシーケンスに応じたコマンド、アドレスおよびデータを含み、全てのビットストリームに対してグループ化されている。素子処理回路210-1は、ビットストリームを受け取る。直列入力SIのビットは、直列ビット保持回路220に保持される(ステップ261)。コマンド解釈回路230は、直列入力SIのコマンドビットを解釈する(ステップ262)。ビット保持は、コマンド解釈とは独立して実行される。解釈されたコマンドと保持されたSIビットに応答して、処理回路240は、メモリ回路250にアクセスするデータ処理を実行する(ステップ263)。処理されたデータは、直列出力ポート(SOP)を介して次の素子に出力される。一例では、コマンド解釈とビット保持が並列に実行される。これは、ビット保持の実行中にコマンド解釈が実行される好適な例である。
【００４５】
図5A、5B、および5Cは、図1に示す第1素子113-1の詳細な回路を示している。第2から第4素子113-2から113-4は、それぞれ第1素子113-1と同様の構造を有している。第1素子113-1は、図3に示すように直列入力を受け取る。
【００４６】
図5Aから5Cを参照すると、直列入力信号115は、直列入力信号形式でコマンド、アドレス、およびデータを含んでおり、直列入力ポート(SIP)を介してSIP入力バッファ311に供給される。直列入力信号115は、コマンドレジスタ317、データレジスタ319、および複数の一時レジスタ(J個のレジスタ、Jは1より大きな整数)を有する一時レジスタブロック320に供給される。この特定の例では、一時レジスタブロック320は、5つ(=J個)のレジスタ、即ち、第1一時レジスタ321、第2一時レジスタ323、第3一時レジスタ325、第4一時レジスタ327、および第5一時レジスタ329を含んでいる。コマンドレジスタ317、データレジスタ319、および第1一時レジスタ321はそれぞれ、直列入力信号115に含まれるコマンド、アドレス、およびデータを順次受け取る。
【００４７】
クロック信号117と入力ポートイネーブル信号119は、それぞれクロック入力バッファ337とIPE入力バッファ339を介して内部クロックジェネレータ335に供給される。内部クロックジェネレータ335は、3ビットの動作モードグループ信号341をコマンドインタープリタ343から受け取り、クロックの生成を許可される。内部クロックジェネレータ335は、コマンドレジスタクロック信号345、データレジスタクロック信号347、および一時レジスタクロック信号349をローカルに発生させる。コマンドレジスタクロック信号345は、コマンドレジスタ317に供給される。データレジスタクロック信号347は、データレジスタ319に供給される。一時レジスタクロック信号349は、一時レジスタブロック320の第1から第5一時レジスタ321から329に供給される。
【００４８】
SIPへの直列入力信号115のデータに応答して、コマンドレジスタ317は、内部クロックジェネレータ335に動作モードグループ信号341を提供するコマンドインタープリタ343に対し、登録されたコマンド出力信号397を提供する。同様に、コマンドインタープリタ343は、Mビットの復号された命令信号398とnビットのアドレス切換制御信号399を提供する。アドレス切換制御信号399は、アドレス切換回路371に供給される。復号された命令信号398は、コントローラ/データプロセッサ370に供給される。コントローラ/データプロセッサ370は、クロック信号117、チップ選択信号111、入力ポートイネーブル信号119、および出力ポートイネーブル信号121を受け取る。コントローラ/データプロセッサ370は素子を制御し、入力ポートイネーブル出力信号133-1と出力ポートイネーブル出力信号135-1をそれぞれ提供する。同様に、コントローラ/データプロセッサ370は、登録されたデータ出力信号359を受け取り、メモリ372へのデータアクセス(書込みおよび/または読取り)の機能を実行する。処理されたデータは、チップ選択信号111、クロック信号117、および出力ポートイネーブル信号121に応答して出力される。出力されたデータは、直列出力信号131-1に含まれる。
【００４９】
一時レジスタブロック320内では、第1から第5一時レジスタ321から329が直列に接続されている。1つのレジスタに格納された8ビットのデータは、一時レジスタクロック信号349に供給されるクロックに応答して次のレジスタにシフトアウトされる。第1一時レジスタ321からの第1一時アドレス信号351は第2一時レジスタ323に供給され、第2一時レジスタ323からの第2一時アドレス信号353は第3一時レジスタ325に供給される。第3一時レジスタ325からの第3一時アドレス信号355は第4一時レジスタ327に供給され、第4一時レジスタ327からの第4一時アドレス信号357は第5一時レジスタ329に供給される。
【００５０】
第1から第5一時レジスタ321から329からの第1から第5一時アドレス出力信号361から369はそれぞれが8ビットの信号だが、これらはアドレス切換回路371に供給される。アドレス切換回路371は、様々な論理ゲート、トランスミッションゲート、トライステートインバータを有する複数の内部論理スイッチ(図示せず)を含んでいる。アドレス切換回路371は、第1から第5一時アドレス出力信号を、複数のアドレスレジスタ(J個のレジスタ)を有するアドレスレジスタブロックに転送する。本実施形態では、アドレスレジスタブロックは、K個のレジスタを有するカラムアドレスレジスタブロック381と、(J-K個の)レジスタを有する行アドレスレジスタブロック395とを含んでいる。ここで、Kは1より大きな整数である。この特定の例では、Kは2である。アドレス切換回路371は、第1カラムアドレス入力信号373と第2カラムアドレス入力信号375を、カラムアドレスレジスタブロック381の第1カラムレジスタ377と第2カラムレジスタ379にそれぞれ提供し、第1行アドレス入力信号383、第2行アドレス入力信号385、および第3行アドレス入力信号387を、行アドレスレジスタブロック395の第1行レジスタ389、第2行レジスタ391、および第3行レジスタ393にそれぞれ提供する。
【００５１】
カラムアドレスラッチ信号382に応答して、第1カラムアドレス入力信号373と第2カラムアドレス入力信号375のそれぞれの8ビットデータは、第1カラムレジスタ377と第2カラムレジスタ379でそれぞれ同時にラッチされる。同様に、行アドレスラッチ信号384に応答して、第1行アドレス入力信号383、第2行アドレス入力信号385、および第3行アドレス入力信号387のそれぞれの8ビットデータは、第1行レジスタ389、第2行レジスタ391、および第3行レジスタ393でそれぞれ同時にラッチされる。第1カラムレジスタ377と第2カラムレジスタ379でラッチされたそれぞれの8ビットデータは、カラムアドレス読取り信号386に応答して読み取られる。第1行レジスタ389、第2行レジスタ391、および第3行レジスタ393でラッチされたそれぞれの8ビットデータは、行アドレス読取り信号388に応答して読み取られる。カラムアドレスラッチ信号382、行アドレスラッチ信号384、カラムアドレス読取り信号386、および行アドレス読取り信号388は、コントローラ/データプロセッサ370により提供される。レジスタ377、379、389、391、および393から読み取られた8ビットデータは、第1カラムアドレス信号378、第2カラムアドレス信号380、第1行アドレス信号390、第2行アドレス信号392、および第3行アドレス信号394にそれぞれ含められ、コントローラ/データプロセッサ370に供給される。
【００５２】
図6は、図5Cに示すコマンドインタープリタ343のより詳細な回路を示している。コマンドインタープリタ343は、入力コマンドタイプに応じてローカルクロック生成および内部クロック生成およびアドレス切換回路を制御するための組合せ論理回路である。図6を参照すると、8コマンドビットの登録されたコマンド出力信号397がコマンドデコーダ451に供給され、コマンドデコーダ451は、内部命令として提供されるMビットの復号された命令信号398を提供する。登録されたコマンド出力信号397の「コマンドビット」入力に基づいて、コマンドデコーダ451から内部命令が生成される。Mビットは、素子内に実行されるべき命令数を示す。復号された命令信号398はコマンドソーター455に供給され、コマンドソーター455は動作モードグループ信号341をアドレス切換コントローラ461に提供する。コマンドソーター455により、素子制御の定義済みコマンドカテゴリが決定される。決定された制御カテゴリに応じて、動作モードグループ信号341が生成され、アドレス切換コントローラ461に供給される。動作モードグループ信号341は、3ビットの動作モード信号OPM1、OPM2、およびOPM3を含んでいる。動作モード信号OPM1、OPM2、およびOPM3の生成については、図7を参照して後で説明する。
【００５３】
アドレス切換コントローラ461は、スイッチ制御信号SW1、SW1*、SW2、SW2*、SW3、およびSW3*を含む、nビットのアドレス切換制御信号399を提供する。信号SW1、SW1*、SW2、SW2*、SW3、およびSW3*の生成については、図11を参照して後で説明する。図5Aから5C、および6を参照すると、3ビットの動作モードグループ信号341が、動作モードグループ信号341として内部クロックジェネレータ335に提供される。前述のように、一時レジスタクロック信号349に応答して、一時レジスタブロック320の複数のレジスタはカラムアドレスと行アドレスを格納する。アドレスのシ-ケンスは入力コマンドにより確立する。動作モード信号を使用して、nビット制御が生成され、アドレス切換回路371に送られる。
【００５４】
図7は、図6に示すコマンドソーター455のより詳細な回路を示している。コマンドソーター455は、図6に示すコマンドデコーダ451から復号された命令信号398を受け取る。図7を参照すると、コマンドソーター455は、第1コマンド論理回路471、第2コマンド論理回路473、および第3コマンド論理回路475、および第1動作モード信号ジェネレータ511、第2動作モード信号ジェネレータ513、および第3動作モード信号ジェネレータ515を含んでいる。第1コマンド論理回路471は、2つのNORゲート541および543と、NANDゲート545を含んでいる。第2コマンド論理回路473は、3つのNORゲート561、563、および565と、NANDゲート567を含んでいる。第3コマンド論理回路475は、3つのNORゲート581、583、および585と、NANDゲート587を含んでいる。
【００５５】
本例では、SIのコマンドは「page read」、「random data input」、「write configuration」、「bank select」、「random data read」、「page read copy」、「target address for copy」、「block erase」、および「serial data input」である。他のコマンドも含まれる。これらのコマンド(8コマンドビットで表される)は、コマンドインタープリタ343のコマンドデコーダ451によって復号され、それにより複数の復号された信号481から489を含んでいるMビットの復号された命令信号398として提供される。信号481は、復号されたpage readコマンドを含んでいる。信号482は、復号されたrandom data inputコマンドを含んでいる。信号483は、復号されたwrite configurationコマンドを含んでいる。信号484は、復号されたbank selectコマンドを含んでいる。信号485は、復号されたrandom data readコマンドを含んでいる。信号486は、復号されたpage read copyコマンドを含んでいる。信号487は、復号されたtarget address for copyコマンドを含んでいる。信号488は、復号されたblock eraseコマンドを含んでいる。信号489は、復号されたserial data inputコマンドを含んでいる。
【００５６】
page readコマンド信号481およびrandom data inputコマンド信号482は、NORゲート541に供給される。write configurationコマンド信号483およびbank selectコマンド信号484は、NORゲート543に供給される。NORゲート541および543の論理出力信号はNANDゲート545に供給され、NANDゲート545の出力は、第1コマンド論理回路471の第1コマンド論理信号547として提供される。信号547は、第1動作モード信号ジェネレータ511に供給される。
【００５７】
random data readコマンド信号485およびpage read copyコマンド信号486は、NORゲート561に供給される。target address for copyコマンド信号487およびrandom data inputコマンド信号482は、NORゲート563に供給される。block eraseコマンド信号488およびbank selectコマンド信号484は、NORゲート565に供給される。NORゲート561、563、および565からの論理出力信号はNANDゲート567に供給され、NANDゲート567の出力は、第2コマンド論理回路473の第2コマンド論理回路471の第2コマンド論理信号569として提供される。信号569は、第2動作モード信号ジェネレータ513に供給される。
【００５８】
page readコマンド信号481およびpage read copyコマンド信号486は、NORゲート581に供給される。target address for copyコマンド信号487およびserial data inputコマンド信号489は、NORゲート583に供給される。block eraseコマンド信号488およびbank selectコマンド信号484は、NORゲート585に供給される。NORゲート581、583、および585からの論理出力信号はNANDゲート587に供給され、NANDゲート587の出力は、第3コマンド論理回路475の第3コマンド論理信号589として提供される。信号589は、第3動作モード信号ジェネレータ515に供給される。
【００５９】
第1動作モード信号ジェネレータ511、第2動作モード信号ジェネレータ513、および第3動作モード信号ジェネレータ515も、フラグ変更信号521およびリセット信号523を受け取る。第1動作モード信号ジェネレータ511、第2動作モード信号ジェネレータ513、および第3動作モード信号ジェネレータ515は、動作モードグループ信号341が含んでいる第1動作モード信号549、第2動作モード信号571、および第3動作モード信号591(「OPM1」、「OPM2」、および「OPM3」)をそれぞれ提供する。
【００６０】
図8は、図5Aに示す内部クロックジェネレータ335のより詳細な回路を示している。図5Aおよび8を参照すると、内部クロックジェネレータ335は、コマンドレジスタクロックジェネレータ415、一時レジスタクロックジェネレータ417、およびデータレジスタクロックジェネレータ419を含んでいる。図9Aに示すように、コマンドレジスタクロックジェネレータ415は、クロック信号117を受け取るためのクロック入力INと入力ポートイネーブル信号119を受け取るためのイネーブル入力ENを有するN-カウンター421を含んでいる。カウンター421は、そのカウント出力信号423をANDゲート425に提供するためのカウント出力OUTを有しており、ANDゲート425はコマンドレジスタクロック信号345を提供する。クロック信号117もANDゲート425に供給される。カウンター421は入力ポートイネーブル信号119により活動化され、クロック信号117のパルスをカウントする。カウントがN(例えば、8)に達するとカウントが終了し、コマンドレジスタ317のSIの登録が終了する。Nのカウント中にはカウント出力信号423はHighである(即ち、1バイトに相当する8クロックサイクル)。従って、カウント出力信号423に応答してゲート制御することにより、ANDゲート425は、コマンドレジスタクロック信号345に含まれるべきN(例えば、8)クロックを出力する。本例では、Nはコマンドのビット数を表す(図3Aから3C参照)。
【００６１】
図9Bは、図8に示す一時レジスタクロックジェネレータ417とデータレジスタクロックジェネレータ419のより詳細な回路を示す。図9Bを参照すると、一時レジスタクロックジェネレータ417は、カウンター431、カウント決定回路433、限界値回路435、およびANDゲート437を含んでいる。限界値回路435は、一時登録デコーダ436とレジスタ437とを含んでいる。カウンター431は、そのイネーブル入力ENに供給される入力ポートイネーブル信号119により活動化され、それ以降は連続してクロック信号117のパルスをカウントし、そのカウントはカウント入力INに供給される。動作モードグループ信号341に含まれる3ビットの動作モード信号OPM1、OPM2、およびOPM3は、限界値回路435のデコーダ436に供給される。デコーダ436は、OPM1、OPM2、およびOPM3を復号し、それら復号された値はレジスタ438に登録される。カウント決定回路433は、カウンター431によるカウントが、レジスタ438に保持されたOPM1、OPM2、およびOPM3により定義された限界値VI1に達したか否かを判定する。カウント決定回路433は、クロック信号117を受け取るANDゲート437にカウント決定出力信号439を提供する。カウンター431がカウントを開始するとカウント決定出力信号439はHighになり、カウントが限界値VI1に達するとLowになる。信号439に応答してゲート制御することにより、ANDゲート437は、一時レジスタクロック信号349に含まれるべきVI1クロックを出力する。本例では、OPM1、OPM2、およびOPM3により定義されたVI1は、コマンド、カラムアドレス、および行アドレスの総ビット数を表している(図3Aから3C参照)。
【００６２】
同様に、データレジスタクロックジェネレータ419は、カウンター441、カウント決定回路443、限界値回路445、およびANDゲート447を含んでいる。限界値回路445は、データ登録デコーダ446とレジスタ448とを含んでいる。データ登録デコーダ446の復号機能は、一時登録デコーダ436の復号機能とは異なる。カウンター441は、入力ポートイネーブル信号119により活動化され、それ以降は連続してクロック信号117のパルスをカウントする。OPM1、OPM2、およびOPM3はデコーダ446により復号され、それら復号された値はレジスタ448に登録される。カウント決定回路443は、カウンター441によるカウントが、レジスタ448に保持されたOPM1、OPM2、およびOPM3により定義された限界値VI2に達したか否かを判定する。カウント決定回路443は、ANDゲート447にカウント決定出力信号449を提供する。カウンター441がカウントを開始するとカウント決定出力信号449はHighになり、カウントが限界値VI2に達するとLowになる。信号449に応答してゲート制御することにより、ANDゲート447は、データレジスタクロック信号347に含まれるべきVI2クロックを出力する。本例では、OPM1、OPM2、およびOPM3により定義されたVI2は、コマンド、カラムアドレス、行アドレス、およびデータの総ビット数を表している(図3Aから3C参照)。
【００６３】
図10は、図5A、5B、および5Cに示す直列入力処理装置内における、クロック信号117、コマンドレジスタクロック信号345、一時レジスタクロック信号349、およびデータレジスタクロック信号347の各信号のための相対的タイミングシーケンスを示している。
【００６４】
図5、9A、9B、および10を参照すると、時刻T0で入力ポートイネーブル信号119によりイネーブルすることにより、コマンドレジスタクロックジェネレータ415、一時レジスタクロックジェネレータ417、およびデータレジスタクロックジェネレータ419が活動化される。これらジェネレータのカウンター421、431、および441は、クロックパルスのカウントを開始する。コマンドレジスタクロック信号345、一時レジスタクロック信号349、およびデータレジスタクロック信号347の生成は、時刻T1で開始される。Nがカウントされると、カウンター421はカウントを終了する(時刻T2)。従って、コマンドレジスタクロック信号345の生成は終わる。コマンドレジスタクロック信号345に応答して、コマンドレジスタ317は、それ自体の中に直列入力ビットを格納する。その後VI1がカウントされると、カウンター431はカウントを終了する(時刻T3)。従って、一時レジスタクロック信号349の生成は終わる。一時レジスタクロック信号349に応答して、直列入力ビットが、一時レジスタブロック320の複数のレジスタ321から329に格納される。その後VI2がカウントされると、カウンター441はカウントを終了する(時刻T4)。従って、データレジスタクロック信号347の生成は終わる。データレジスタクロック信号347に応答して、直列入力内のデータビットがデータレジスタ319に格納される。
【００６５】
このように、一時レジスタクロック信号349およびデータレジスタクロック信号347のエンドポイント(時刻T3およびT4)はコマンドタイプにより決定される。入力コマンドが、例えばカラムアドレス(2バイト)だけを有する場合、3×8サイクル=24クロックで3バイトのデータがラッチされる。この最短コマンド入力の一例は、読取りIDまたは書込みIDエントリのように、後にアドレスまたはデータ入力を続けず1バイトである。そのような例では、一時レジスタブロック320に既にラッチされているデータは無視される。
【００６６】
ビットデータストリームをラッチした後で、一時レジスタブロック320の第1から第5一時レジスタ321から329は、コマンドインタープリタ343からのアドレス切換制御信号399に含まれる復号されたコマンドまたは解釈されたコマンドに応じて、カラムアドレスレジスタブロック381の第1カラムレジスタ377および第2カラムレジスタ379、および行アドレスレジスタブロック395の第1行レジスタ389、第2行レジスタ391、および第3行レジスタ393のうちで、行アドレスまたはカラムアドレスに関して指定されたレジスタに接続される。
【００６７】
直列入力処理装置では、一時レジスタと指定されたアドレスレジスタとの間のパススイッチの制御信号として動作モード<p:0>を使用する。アドレス切換回路371の内部論理スイッチは、複数の切換信号「SW」および「SW」により制御される。コマンド解釈と共に、後続のビットストリーム情報とコマンドバイトに続くバイト数とに基づいて、動作モード<p:0>を発生させるために全てのコマンドがソートされる。
【００６８】
表1は、レジスタ切換制御のためのコマンドのソートを示す。
【００６９】
【表１】
【００７０】
表1は、直列に相互接続された複数素子に対する直列入力で使用される複数のコマンドタイプの分類の一例を示す。動作モード<p:0>"(直列に相互接続された複数素子ではp=2)は、次のアドレスのバイトサイズとアドレスタイプの情報と、どのようなアドレスが後続しているかを提供するので、入力ビットデータがデータレジスタと一時レジスタとに流入している間にも、連続的なデータビットストリームを急いで復号することができる。表1で、(iv)コマンド+カラムアドレス+2112バイトのデータは、図3Bに示すSI構成の一例であり、(v)コマンド+カラム/行アドレス+2112バイトのデータは、図3Aに示すSI構成の一例である。他のコマンド方式については、コマンドのソートは上記の例とは異なる場合があり、そのソートはメモリシステム構成とそれぞれのコマンド方式が実行可能な機能によって異なるといえる。
【００７１】
表1に示す動作モード生成の論理は、図7に示すコマンドソーター455によって実行される。コマンドの復号が完了すると、コマンドのバイトに続くアドレスのタイプにより全てのコマンドがソートされる。一時レジスタクロック信号349とデータレジスタクロック信号347の生成は、図8に示す内部クロックジェネレータ335により実行される。内部クロックジェネレータ335のカウンター421は、クロック信号117とIPEの最初の重なる立ち上がりから1バイト単位をチェックする必要があり、そのカウント出力信号423を提供する。カウント出力信号423の信号パルスに基づいて、他のタイプに基づくコマンドクロックジェネレータ415、一時レジスタクロックジェネレータ417、およびデータクロックジェネレータ419は、内部クロックジェネレータ335のそれぞれの機能動作を実行する。
【００７２】
本例では、直列入力からSIPピンへの第1バイトと第2バイトは、素子番号(DN)(1バイト)とコマンド(1バイト)に割り当てられる。(16クロックサイクルに相当する)最初の2バイトは固定されており、従って、それらには何の変更も加えられない。第3バイト以降、動作モードが入力データストリームのエンドポイントを決定するまで、データレジスタクロック信号347と一時レジスタクロック信号349がイネーブルされ、トグルで切り換えられて直列入力ビットストリームを取り込む。入力ビットストリームの長さは、関連するブロックへの動作モードの解釈による予想結果と一致する。一時的な5、3、2、1、または0バイトの出力は、一時レジスタクロック信号349のエンドポイントを制御する。関連するブロックへのデータレジスタクロック信号347の生成についても、同様の制御が実行される。
【００７３】
次のアドレスが動作モード解釈に基づいて3バイトを含む場合、一時レジスタクロック信号349は、3バイトのクロックポイントで停止する。データレジスタクロック信号347の生成と共に、データのラッチと制御も重要な要素である。
【００７４】
上記のように、直列入力処理装置では、一時レジスタと指定されたレジスタとの間のパス切換のための制御信号として、動作モード信号「<p:0>」が使用される。動作モードグループ信号341に含まれる複数の動作モード「OPM」は、アドレス切換制御信号399に含まれるパス切換制御「SW」に変換される。表2は、動作モードと復号されたパス切換制御出力とを示す。
【００７５】
【表２】
【００７６】
表2は、複数のメモリ素子が直列に相互接続されているメモリシステムで使用されるコマンドタイプの分類の一例である。他のコマンド方式については、ソートされたコマンドを、メモリシステムに基づいて異なるパス切換制御の組合せに変換することができる。
【００７７】
図11は、図6に示すアドレス切換コントローラ461を示す。図11を参照すると、アドレス切換コントローラ461は、動作モードグループ信号341の信号「OPM3」、「OPM2」および「OPM1」を受け取る。第2動作モード信号571(「OPM2」)はインバータ511により逆転され、その逆転された出力信号と第3動作モード信号591(「OPM3」)はNANDゲート613に供給される。NANDゲート613の出力信号615はインバータ617により逆転され、第1非逆転切換信号619「SW1」が提供される。第1非逆転切換信号619はインバータ621によりさらに逆転され、第1逆転切換信号623「SW*」が提供される。第1動作モード信号549(「OPM1」)がインバータ631により逆転され、その逆転された出力信号、第2動作モード信号571、および第3動作モード信号591がNANDゲート633に供給される。NANDゲート633の出力信号と出力信号615とがNANDゲート635に供給され、NANDゲート635の出力信号637はインバータ639により逆転され、インバータ639は第2逆転切換信号641「SW2*」を提供する。第2逆転切換信号641はさらにインバータ643により逆転され、第2非逆転切換信号645「SW2」が提供される。第3動作モード信号591(「OPM3」)がインバータ651に供給され、その逆転された出力信号と第2動作モード信号571とがNANDゲート653に供給される。NANDゲート653の出力信号655はインバータ657により逆転され、インバータ657は第3非逆転切換信号659「SW3」を提供する。第3非逆転切換信号659はさらにインバータ661により逆転され、第3逆転切換信号663「SW3*」が提供される。第1非逆転切換信号619、第1逆転切換信号623、第2逆転切換信号641、第2非逆転切換信号645、第3非逆転切換信号659、および第3逆転切換信号663は、アドレス切換制御信号399に含まれる。NANDゲート635とインバータ639が、AND回路を構成する。同様に、NANDゲート653とインバータ657が、AND回路を構成する。
【００７８】
アドレス切換回路371は、切換信号399に含まれる第1非逆転切換信号619(「SW1」)、第1逆転切換信号623(「SW1*」)、第2逆転切換信号641(「SW2*」)、第2非逆転切換信号645(「SW1」)、第3非逆転切換信号659(「SW3」)、および第3逆転切換信号663(「SW3*」)を受け取る。これらの信号は、図11に示すアドレス切換コントローラ461によって提供される。
【００７９】
図12は、図5A、5B、および5Cに示す直列入力処理装置のデータ制御動作のフローチャートを示す。図5Aから5Cおよび図6から図12を参照すると、SI信号が直列入力処理装置に提供された後でデータ制御動作が開始される。入力ポートイネーブル信号119がHighになるとSIPから連続的に直列入力データが受け取られ(ステップ711)、コマンド、データ、および複数の一時レジスタ用に別個のクロックが生成される(ステップ712)。一時登録クロックに応答して、直列入力ビットが保持される(ステップ713)。そのビットの保持中に、当該受け取ったSI信号に含まれるコマンドが解釈され、コマンド登録クロックの生成が終わる(ステップ714)。しかし一時レジスタクロックとデータレジスタクロックの生成は続けられ、SI登録は続けられ、当該SI信号に含まれる2バイト、3バイト、または5バイトのアドレスを受け取った際に、当該アドレスが保持される(ステップ715)。アドレスバイト数2(即ち、カラムアドレス)、3(行アドレス)、または5(カラムおよび行アドレス)の情報が、解釈されたコマンドから提供される(ステップ714)。アドレスバイト情報に応じて、5バイトのアドレスが保持されるか(ステップ716)、2バイトのアドレスが保持されるか(ステップ717)、3バイトのアドレスが保持され(ステップ718)、一時登録クロックの生成は終わる(ステップ719)。ステップ717では、2バイトのアドレスが第1から第2一時レジスタ321から323に格納される。ステップ718では、3バイトのアドレスが第1から第3一時レジスタ321から325に格納される。ステップ716では、5バイトのアドレスが第1から第5一時レジスタ321から329に格納される。
【００８０】
コマンドインタープリタ343からのアドレス切換制御信号399は、ステップ714で解釈された動作コマンドを含んでいる。動作コマンドに応じて、アドレス切換回路371により3種類の異なる方法で接続が行われる(ステップ720)。その後、一時的に保持されたアドレスが、アドレス切換回路371の接続されたスイッチを介してカラムアドレスレジスタブロック381および/または行アドレスレジスタブロック395に転送される(ステップ721)。
【００８１】
2バイトのアドレスの場合はカラムアドレスである(図3B参照)。2バイトのアドレスは、第2一時レジスタ323および第1一時レジスタ321に保持される。第2一時アドレス出力信号363と第1一時アドレス出力信号361は、図5Bに示すように第2カラムレジスタ379および第1カラムレジスタ377にそれぞれ転送される(アドレス切換回路371の矢印(I)参照)。(ii)3バイトのアドレスの場合は行アドレスである(図3C参照)。3バイトのアドレスは第3一時レジスタ325、第2一時レジスタ323、および第1一時レジスタ321に保持される。第3一時アドレス出力信号365、第2一時アドレス出力信号363、および第1一時アドレス出力信号361は、第3行レジスタ393、第2行レジスタ391、および第1行レジスタ389にそれぞれ転送される(図5Bの切換アドレス371の矢印(II)参照)。(iii)5バイトのアドレスの場合は、最初の2バイトがカラムアドレスを表し、他の3バイトが行アドレスを表す(図3A参照)。最初の2バイトのアドレスは第5一時レジスタ329および第4一時レジスタ327に保持され、他の3バイトのアドレスは第3一時レジスタ325、第2一時レジスタ323、および第1一時レジスタ321に保持される。第5一時アドレス出力信号369および第4一時アドレス出力信号367は、第2カラムレジスタ379および第1カラムレジスタ377に転送される。第3一時アドレス出力信号365、第2一時アドレス出力信号363、および第1一時アドレス出力信号361は、第3行レジスタ393、第2行レジスタ391、および第1行レジスタ389にそれぞれ転送される(図5Bの切換アドレス371の矢印(III)参照)。
【００８２】
カラムアドレスラッチ信号382に応答して、第1カラムレジスタ377および第2カラムレジスタ379は、提供された一時レジスタアドレスをそれぞれの中でラッチする。同様に、行アドレスラッチ信号384に応答して、第1行レジスタ389から第3行レジスタ393は、提供された一時レジスタアドレスをそれぞれの中でラッチする。
【００８３】
一時レジスタアドレスの転送が完了すると、データクロックの生成は終わる(ステップ722)。カラムアドレス読取り信号386に応答して、第1カラムレジスタ377および第2カラムレジスタ379内の登録されたカラムアドレスが読み取られ、コントローラ/データプロセッサ370に提供される。同様に、行アドレス読取り信号388に応答して、第1行レジスタ389から第3行レジスタ393内の登録された行アドレスが読み取られ、コントローラ/データプロセッサ370に提供される。コントローラ/データプロセッサ370は、メモリ372にアクセスするデータ処理を実行する(ステップ23)。処理されたデータは、直列出力ポート(SOP)から直列出力信号として次の素子のSIPに出力される。レジスタは、コマンドインタープリタ343によりコマンドが解釈されている間に、全てのビットデータを損失なく取り込む。
【００８４】
本実施形態では、前述のように、同時のデータ取り込みとコマンド解釈が実行されるが、その結果、短周期動作によるデータ損失の発生を低減することができる。一時レジスタブロック320を使用することにより、待ち持間およびコマンドデータの解釈の必要性を回避することができる。コマンドレジスタ317でコマンドデータが復号されている間は、新しいコマンドが発行されるまではSIPピンからのビットストリームが一時レジスタブロック320に一時的に格納される。コマンドインタープリタ343の結果により、アドレス切換回路371は、一時レジスタブロック320からカラムアドレスレジスタブロック381および行アドレスレジスタブロック395に対して1つまたは複数の接続を作成する。この方法では、コマンド解釈と連続的なデータ取り込みの間に時間的な間隔をおかないで高速動作を実現することができる。一時レジスタブロック320を使用した、このようなコマンド復号と次の直列データビットストリーム取り込みの間の独立したパス制御により、高速動作が保証される。
【００８５】
図13A、13B、および13Cは、図1に示す第1素子113-1に提供された直列入力信号115の他の構成を示している。これらは、ビットストリームの「固定」位置に割り当てられたカラムアドレスバイトと行アドレスバイトの例である。グループ化されたビットストリームは素子番号(DN)(1バイト)を含んでいるが、それは図示していない。図13Aに示した構成は、図3Aに示した構成と同じである。即ち、コマンド+カラムアドレスおよび行アドレス+2112バイトのデータである。図13Bに示した構成は、図3Bに示した構成と類似している。即ち、コマンド+カラムアドレス+2112バイトのデータである。しかし行アドレスがないので、カラムアドレスとデータとの間の3バイトはダミー行アドレスバイト「dummy」である。図13Cに示した構成は、図3Cに示した構成と同じである。即ち、コマンド+行アドレス+2112バイトのデータである。しかし、カラムアドレスがないので、行アドレスの前の2バイトはダミーカラムアドレスバイトである。このように、コマンド以降にカラムアドレスおよび行アドレスに対して2バイトと3バイトが固定的に割り当てられている。他のビットは他のビット情報に対して柔軟に割り当てられている。
【００８６】
図14A、14B、および14Cは、図13Aから13Cに示す直列入力が適用された本発明の他の実施形態を示している。図5A、5B、および5Cに示す実施形態と違う点は、アドレス切換回路もアドレス切換制御信号もないことである。どのコマンドビットストリームにおいても行アドレスバイトとカラムアドレスバイトが同じ位置にマッピングされるので、上述の構成要素は必要とされない。上記の実施形態では、一時レジスタに一時的に保持された8ビットのデータが、対応するアドレスレジスタに転送される。
【００８７】
図14Aから14Cを参照すると、コマンド、アドレス、およびデータを含む直列入力信号115が、その直列入力ポート(SIP)を介してバッファ811に供給される。直列入力信号115は、コマンドレジスタ817と、データレジスタ819と、第1から第5一時レジスタ821、823、825、827、および829を含む一時レジスタブロック820とに供給される。コマンドレジスタ817、データレジスタ819、および第1一時レジスタ821は、直列入力信号115に含まれるコマンド、アドレス、およびデータを直列に受け取る。
【００８８】
内部クロックジェネレータ835は、クロック信号117と入力ポートイネーブル信号119とを、それぞれバッファ837とバッファ839とを介して受け取る。クロック生成制御信号841がコマンドインタープリタ843から内部クロックジェネレータ835に供給される。内部クロックジェネレータ835は、コマンドレジスタクロック信号845、データレジスタクロック信号847、および一時レジスタクロック信号849を、それぞれコマンドレジスタ817、データレジスタ819、および一時レジスタブロック820の第1から第5一時レジスタ821から829に提供する。
【００８９】
SIPに関するデータに応答して、コマンドレジスタ817は、登録されたコマンド出力信号897をコマンドインタープリタ843に提供する。コマンドインタープリタ843は、復号された命令信号898とアドレス切換制御信号899とを、それぞれコントローラ/データプロセッサ870とアドレス切換回路871とに提供する。チップ選択信号111、入力ポートイネーブル信号119、および出力ポートイネーブル信号121に応答して、コントローラ/データプロセッサ870は素子を制御し、それぞれ入力ポートイネーブル出力信号133-1と出力ポートイネーブル出力信号135-1とを提供する。同様に、登録されたデータ出力信号859と復号された命令信号898とに応答して、コントローラ/データプロセッサ870は、メモリ872へのデータアクセス(書込みおよび/または読取り)の機能を実行する。チップ選択信号111と出力ポートイネーブル信号121とに応答して、出力されたデータが直列出力信号131-1として出力される。
【００９０】
第1一時レジスタ821から直列に出力された第1一時アドレス信号851が第2一時レジスタ823に供給され、第2一時レジスタ823からの第2一時アドレス信号853が第3一時レジスタ825に供給される。第3一時レジスタ825からの第3一時アドレス信号855が第4一時レジスタ827に供給され、第4一時レジスタ827からの第4一時アドレス信号857が第5一時レジスタ829に供給される。
【００９１】
第1一時レジスタ821からの8ビットの第1一時アドレス出力信号861、第2一時レジスタ823からの8ビットの第2一時アドレス出力信号863、第3一時レジスタ825からの8ビットの第3一時アドレス出力信号865、第4一時レジスタ827からの8ビットの第4一時アドレス出力信号867、および第5一時レジスタ829からの8ビットの第5一時アドレス出力信号869が、行アドレスレジスタブロック895の第1行レジスタ889、第2行レジスタ891、および第3行レジスタ893およびカラムアドレスレジスタブロック881の第1カラムレジスタ877および第2カラムレジスタ879に供給される。
【００９２】
ラッチ信号884に応答して、第1から第5一時アドレス出力信号861から869のそれぞれの8ビットのデータが、行アドレスレジスタブロック895およびカラムアドレスレジスタブロック881の対応するレジスタでラッチされる。アドレス読取り信号888に応答して、行アドレスレジスタブロック895およびカラムアドレスレジスタブロック881の複数のレジスタのそれぞれの8ビットデータが読み取られ、コントローラ/データプロセッサ870に提供される。ラッチ信号884およびアドレス読取り信号888が、コントローラ/データプロセッサ870によって提供される。
【００９３】
図15は、図14Cに示すコマンドインタープリタ843のより詳細な回路を示している。コマンドインタープリタ843は、入力コマンドタイプに応じてローカルなクロック生成と内部クロック生成を制御するための組合せ論理回路である。図15を参照すると、K個のコマンドビット(例えば、8ビット)の登録されたコマンド出力信号897がコマンドデコーダ951に供給され、コマンドデコーダ951は、内部命令として提供されるMビットの復号された命令信号898を提供する。登録されたコマンド出力信号897の「コマンドビット」入力に基づいて、コマンドデコーダ951から内部命令が生成される。Mビットは、素子により実行されるべき命令数を示している。復号された命令信号898がコマンドソーター955に供給され、それによって、定義済みコマンドカテゴリに応じて、複数の動作モードOPM1、OPM2、およびOPM3を含んでいる動作モードグループ信号が復号される。
【００９４】
図14Aから14Cおよび図15に示す例では、コマンドソーター955からの動作モードグループ信号は、クロック生成のために内部クロックジェネレータ835に提供されるクロック生成制御信号841である。内部クロックジェネレータ835により提供された一時レジスタクロック信号849に応答して、一時レジスタブロック820の複数のレジスタ821から829は、カラムアドレスおよび行アドレスを格納する。複数アドレスのシーケンスは入力コマンドにより確立されている。
【００９５】
図16は、図14A、14B、および14Cに示す直列入力処理装置のデータ制御動作のフローチャートを示している。図14Aから14Cおよび図15から16を参照すると、SI信号が直列入力処理装置に提供された後で、データ制御動作が開始される。入力ポートイネーブル信号119がHighになると、直列入力データがSIPから連続的に受け取られ(ステップ971)、コマンド、データ、および一時レジスタに対する別個のクロックが生成される(ステップ972)。一時登録クロックに応答して、直列入力ビットが保持される(ステップ973)。ビットの保持中に、受け取ったSI信号に含まれているコマンドが解釈され、コマンド登録クロックの生成が終わる(ステップ974)。しかし一時レジスタクロックとデータレジスタクロックの生成は続けられ、SI登録は続けられ、当該SI信号に含まれる2バイト、3バイト、または5バイトのアドレスを受け取った際に、一時レジスタブロック820の5つのレジスタ829から821に当該アドレスが保持される(ステップ975)。
【００９６】
5バイトのアドレスの場合(即ち、図13Aに示すカラムアドレスおよび行アドレス)、5バイトのアドレスが、第5一時レジスタ829から第1一時レジスタ821に格納される(ステップ976)。2バイトのアドレスの場合(即ち、図13Bに示すカラムアドレス)、2バイトのアドレスが、第5一時レジスタ829および第4一時レジスタ827に格納される(ステップ977)。3バイトのアドレスの場合(即ち、図13Cに示す行アドレス)、3バイトのアドレスが、第5一時レジスタ829から第3一時レジスタ825に格納される(ステップ978)。次いで、一時登録クロックの生成が終わる(ステップ979)。このように、一時的に保持されたアドレスが、カラムアドレスレジスタブロック881および/または行アドレスレジスタブロック895に転送される(ステップ980)。
【００９７】
一時レジスタアドレスの転送が完了すると、データクロックの生成は終わる(ステップ981)。読取り信号888に応答して、第1カラムレジスタ877および第2カラムレジスタ879内の登録されたカラムアドレスが読み取られ、コントローラ/データプロセッサ870に提供される。同様に、読取り信号888に応答して、第1行レジスタ889から第3行レジスタ893内の登録された行アドレスが読み取られ、コントローラ/データプロセッサ870に提供される。コントローラ/データプロセッサ870は、メモリ872にアクセスするデータ処理を実行する(ステップ978)。処理されたデータは、SOPから直列出力信号として次の素子のSIPに出力される。レジスタは、コマンドインタープリタ843によりコマンドが解釈されている間に、全てのビットデータを損失なく取り込む。コントローラ/データプロセッサ870は、その「dummy」アドレス、およびカラムアドレスバイトおよび行アドレスバイトを無視する。
【００９８】
図17は、図5Aに示す内部クロックジェネレータの他の例を示している。図17を参照すると、内部クロックジェネレータ935は、コマンドレジスタクロックジェネレータ915、一時レジスタクロックジェネレータ917、およびデータレジスタクロックジェネレータ919を含む。図18Aに示すように、コマンドレジスタクロックジェネレータ915は、クロック信号117を受け取るためのクロック入力INと入力ポートイネーブル信号119を受け取るためのイネーブル入力ENを有するN-カウンター921を含んでいる。カウンター921は、そのカウント出力信号922および923を提供するためのカウント出力OUT1およびカウント出力OUT2をそれぞれ有している。出力信号922は、一時レジスタクロックジェネレータ917およびデータレジスタクロックジェネレータ919をイネーブルするための遅延したイネーブル信号である。出力信号923はANDゲート925に供給され、ANDゲート925は、コマンドレジスタクロック信号345を提供する。クロック信号117もANDゲート925に供給される。カウンター921は入力ポートイネーブル信号119により活動化され、クロック信号117のパルスをカウントする。カウントがN(例えば、8)に達するとカウントが終了する。Nのカウント中にはカウント出力信号923はHighである(即ち、1バイトに相当する8クロックサイクル)。従って、カウント出力信号923に応答してゲート制御することにより、ANDゲート925は、コマンドレジスタクロック信号345に含まれるべきN(例えば、8)クロックを出力する。
【００９９】
図18Bは、図17に示す一時レジスタクロックジェネレータ917およびデータレジスタクロックジェネレータ919のより詳細な回路を示している。図18Bを参照すると、一時レジスタクロックジェネレータ917は、カウンター931、カウント決定回路933、限界値回路935、およびANDゲート937を含んでいる。限界値回路935は、一時登録デコーダ936とレジスタ937とを含んでいる。
【０１００】
同様に、データレジスタクロックジェネレータ919は、カウンター941、カウント決定回路943、限界値回路945、およびANDゲート947を含んでいる。限界値回路945は、データ登録デコーダ946とレジスタ948とを含んでいる。データ登録デコーダ946の復号機能は、一時登録デコーダ936の復号機能とは異なる。
【０１０１】
カウンター931および941は、そのイネーブル入力ENに供給された遅延したイネーブル信号922により活動化され、それ以降は連続してクロック信号117のパルスをカウントする。動作モードグループ信号341に含まれる3つのビット動作モード信号OPM1、OPM2、およびOPM3は、デコーダ936および946に供給される。OPM1、OPM2、およびOPM3の復号された値VI3およびVI4は、登録するためにレジスタ938および948に提供される。カウント決定回路933および943は、カウントが限界値VI3およびVI4に達したか否かを判定し、それぞれカウント決定出力信号939および949を提供する。カウント決定出力信号939および949に応答して、ANDゲート937および947は、VI3クロックパルスおよびVI4クロックパルスを含むクロック信号349および347をそれぞれ出力する。
【０１０２】
図19は、図17に示す内部クロックジェネレータ935によって提供されるクロック信号のための相対的タイミングシーケンスを示している。図17から19を参照すると、入力ポートイネーブル信号119がイネーブルされると、コマンドレジスタクロックジェネレータ915が活動化される(時刻T0)。カウンター921はクロックパルスのカウントを開始し、コマンドレジスタクロック信号345の生成が時刻T1で開始される。カウントがNに達すると、カウンター921はカウントを終了し(時刻T2.1)、遅延したイネーブル信号922が提供される。遅延したイネーブル信号922に応答して、カウンター931および941が、クロック信号117のクロックパルスをカウントするようにイネーブルされる。第1クロックパルスで、カウンター931および941はカウントを開始する(時刻T2.2)。VI3がカウントされると、カウンター931はカウントを終了する(時刻T3)。従って、一時レジスタクロック信号349のクロックパルス生成が終わる。同様に、VI4がカウントされると、カウンター441はカウントを終了する(時刻T4)。データレジスタクロック信号347のクロックパルス生成が終わる。本例では、N-カウンター921がカウントを完了するまで、カウンター931および941は動作せず、従って電力消費量は低減される。
【０１０３】
一時レジスタおよびレジスタ毎の別個のクロック生成を含む実施形態によれば、直列フラッシュメモリを高速に動作させることができる。特に、通常の直列フラッシュメモリのようにコマンドと後続のアドレスバイトとの間に時間的な間隔が必要とされない。
【０１０４】
上記本発明によるいくつかの実施形態は、コマンドインタープリタ343でコマンドの解釈が高速で実行されている間に1ビットも損失せずに直列データを取り込む方法を提供する。その動作において定義付けられた直列ビットシーケンスに応じて個々のバイトをラッチするためには複数のクロックが使用され、アドレスレジスタ等の割り当てられたレジスタにバイト情報を転送する前に一時的にビットストリームを格納するためには一時レジスタが使用される。SIである入力ポートで受け取られた全てのビットストリームが、クロックの立ち上がりエッジでラッチされる。一例として1GHzの動作の場合、1ナノ秒のサイクル時間では、コマンドビットストリームの解釈と次のビットデータストリームの間に十分な時間的余裕がないので、コマンド解釈中に入来ビットデータを格納するための追加レジスタを考慮すべきである。上記実施形態は、一時レジスタを制御し、また、単一の共通クロックを使用する代わりにビットデータストリームをラッチするための複数のクロックを生成する手段を提供する。上記実施形態は、1GHz(1ナノ秒のサイクル時間)より高いクロック周波数の高速動作で使用することができる。直列コマンドビットと次のビットストリームの間には、コマンドを復号するための時間的な間隔は必要ない。
【０１０５】
上記実施形態では、簡略化のために動作をアクティブHigh信号に基づいて説明した。上記回路は、設計上の選択により、Lowアクティブ信号に基づいて動作を実行するよう設計することができる。コマンドレジスタクロック信号345は、演算コードの割り当てに応じて2バイトまたはそれ以上のバイトであってよい。タイミング制御は、コマンドタイプによりイネーブルされるシーケンシャルな複数のクロックから、選択された直列レジスタを活動化するための追加制御信号を有する単一クロックに変更することができる。複数のクロックを発行するシーケンスは、タイミング、アドレスの構成、アドレスの長さの指定に応じて変更可能である。前述のように、直列フラシュメモリまたは直列入力ビットストリーム制御を有する製品を適用してもよい。
【０１０６】
上記実施形態では、簡略化のために、図示するように素子と回路は相互に接続されている。本発明の装置に対する実際の応用例では、デバイス、素子、回路等は相互に直接接続することができる。また、デバイス、素子、回路等は、当該装置の動作に必要な他のデバイス、素子、回路等を介して相互に間接的に接続することもできる。従って、実際の構成では、回路素子およびデバイスは、相互に直接的または間接的に結合される。
【０１０７】
以上、上記実施形態をMISLに関連して説明した。しかし、本発明は上記説明には限定されない。本発明は、直列入力データを取り込み、処理するいかなる装置および方法にも適用可能である。
【０１０８】
本発明の上記実施形態は、例示のみを目的としたものである。上記特定の実施形態には、首記の特許請求の範囲によってのみ規定される本発明の範囲から逸脱せずに、当業者により変更、修正、および改良を行うことができる。
【符号の説明】
【０１０９】
OPE 出力ポートイネーブル
IPE 入力ポートイネーブル
SI 直列入力
SIP 直列入力ポート
SOP 直列出力ポート
CLK クロック入力
SDR シングルデータレート
DDR ダブルデータレート
OPM 動作モード信号
111 チップ選択信号
113 素子
115 直列入力信号
117 クロック信号
119 入力ポートイネーブル信号
121 出力ポートイネーブル信号
220 直列ビット保持回路
230 コマンド解釈回路
240 処理回路
250 メモリ回路
335 内部クロックジェネレータ
343 コマンドインタープリタ
370 コントローラ/データプロセッサ
372 メモリ
417 一時レジスタクロックジェネレータ
419 データレジスタクロックジェネレータ
455 コマンドソーター
【特許請求の範囲】
【請求項１】
定義済みシーケンスに応じてコマンド、アドレス、およびデータを含み、前記コマンド、アドレス、およびデータを表すビットストリームとしてグループ化されている直列入力(SI)を処理する方法であって、
前記SIを受け取るステップと、
前記受け取ったSIのビットストリームを保持するステップと、
前記ビットストリームを保持するステップとは独立して、前記受け取ったSIのコマンドを解釈するステップと、
前記解釈したコマンドに応答して、前記受け取ったSIに基づいてメモリにアクセスするステップと
を含む方法。
【請求項２】
前記解釈するステップは、前記保持するステップと並列に実行される、請求項1に記載の方法。
【請求項３】
前記解釈するステップは、前記保持するステップの実行中に実行される、請求項2に記載の方法。
【請求項４】
前記解釈するステップは、
前記受け取ったSIのコマンドを格納するステップと、
前記コマンドの動作制御モードを決定するために、前記格納されたコマンドを復号するステップと
を含む、請求項3に記載の方法。
【請求項５】
イネーブル入力(IPE)を受け取るステップ
をさらに含み、
前記SIのコマンドを受け取るステップは、前記受け取ったイネーブル入力に応答してイネーブルされる、請求項4に記載の方法。
【請求項６】
前記ビットストリームに関わる入力クロックに応答して、動作クロックをローカルに生成するステップをさらに含む、請求項5に記載の方法。
【請求項７】
前記生成するステップは、
前記入力クロックおよび前記イネーブル入力に応答して第1クロックを生成するステップであって、前記第1クロックが前記コマンドを解釈するステップに使用されるステップと、
前記入力クロックおよび前記動作制御モードに応答して、前記第1クロックとは独立して、第2クロックを生成するステップであって、前記第2クロックが前記ビットストリームを保持するステップに使用されるステップとを含む、請求項6に記載の方法。
【請求項８】
前記生成するステップは、
前記入力クロックおよび前記動作制御モードに応答して第3クロックを生成するステップであって、前記第3クロックが前記データに関わる前記ビットストリームを保持するステップに使用されるステップをさらに含む、請求項7に記載の方法。
【請求項９】
前記第1クロックの生成を終えるステップと、
前記第1クロックの生成を終えるステップの後で、前記決定された動作制御モードに応じて前記第2クロックの生成を終えるステップと、
前記第2クロックの生成を終えるステップの後で、前記決定された動作制御モードに応じて前記第3クロックの生成を終えるステップと
をさらに含む、請求項8に記載の方法。
【請求項１０】
前記アクセスするステップは、
前記受け取ったSIのデータを取り込むステップを含み、
前記保持するステップは、
前記受け取ったSIのアドレスを表すビットストリームを一時的に格納するステップと、
前記取り込んだデータに基づいて、メモリにアクセスするために前記一時的に格納されたアドレスを転送するステップと
を含む、請求項9に記載の方法。
【請求項１１】
前記転送するステップは、
前記一時的に格納されたアドレスを転送するために、前記動作制御モードに応答して前記一時的に格納されたアドレスのパスを確立するステップを含む、請求項10に記載の方法。
【請求項１２】
前記動作制御モードに応じて転送パス情報を提供するステップであって、前記転送パス情報は、一時的に格納されたアドレスのパスを確立するステップに使用されるステップをさらに含む、請求項11に記載の方法。
【請求項１３】
前記転送するステップは、
定義済みパスを介して前記一時的に格納したアドレスを転送するステップを含む、請求項10に記載の方法。
【請求項１４】
前記第2クロックを生成するステップは、
前記受け取ったイネーブル入力に応答して前記第2クロックを生成するステップを含み、
前記第3クロックを生成するステップは、
前記受け取ったイネーブル入力に応答して前記第3クロックを生成するステップを含む、請求項9に記載の方法。
【請求項１５】
前記第2クロックを生成するステップは、
前記第1クロックの生成を終えるステップの完了に際して前記第2クロックを生成するステップを含み、
前記第3クロックを生成するステップは、
前記第1クロックの生成を終えるステップの完了に際して前記第3クロックを生成するステップを含む、請求項9に記載の方法。
【請求項１６】
定義済みシーケンスに応じてコマンド、アドレス、およびデータを含み、前記コマンド、アドレス、およびデータを表す入力ビットストリームとしてグループ化されている直列入力(SI)を処理し、またデータ処理のためにメモリにアクセスする装置であって、
前記SIの入力ビットストリームを一時的に格納する一時保持回路と、
前記一時保持回路により一時的に保持された入力ビットストリームとは独立して、前記SIのコマンドを解釈する解釈回路と、
前記解釈されたコマンドに応答し、前記SIに基づいて、前記メモリにアクセスするデータ処理回路と
を含む装置。
【請求項１７】
前記解釈回路は、
前記コマンドを格納する格納回路と、
前記コマンドの動作制御モードを決定するために、前記格納されたコマンドを復号する復号回路と
を含む、請求項16に記載の装置。
【請求項１８】
前記動作制御モードに応答して動作クロックを生成するクロック生成回路
をさらに含む、請求項17に記載の装置。
【請求項１９】
前記メモリにアクセスするために、前記一時保持回路に一時的に格納されたビットストリームのアドレスを格納するアドレスレジスタ回路
をさらに含む、請求項18に記載の装置。
【請求項２０】
前記動作制御モードに応答して、前記一時保持回路から前記アドレスレジスタ回路への前記一時的に格納されたアドレスの転送パスを確立するパス回路
をさらに含む、請求項19に記載の装置。
【請求項２１】
1つのレジスタがそれ自体に格納したビットストリームを次のレジスタに転送するように、前記一時保持回路が、直列接続されたJ個の一時レジスタを含み、
前記J個の一時レジスタから転送されたアドレスを格納するために、前記アドレスレジスタ回路がJ個のアドレスレジスタを含み、Jは1より大きな整数である、請求項20に記載の装置。
【請求項２２】
前記パス回路は、
前記動作制御モードのアドレス切換情報に応じて、前記J個の一時レジスタと前記J個のアドレスレジスタの間のアドレス転送パスを選択する切換回路
を含む、請求項21に記載の装置。
【請求項２３】
前記パス回路は、
前記一時的に格納されたアドレスを前記J個の一時レジスタから前記J個のアドレスレジスタに転送する定義済み転送パス
を含む、請求項21に記載の装置。
【請求項２４】
直列相互接続構成の複数の素子を含む装置であって、
前記複数の素子のそれぞれは、直列入力データを受け取るための直列入力接続と直列出力データを提供するための直列出力接続とを有し、前記複数の素子のそれぞれは、直列データを取り込むための装置を有し、
前記複数の素子のうちの少なくとも1つは、
定義済みシーケンスに応じてコマンド、アドレス、およびデータを含み、前記コマンド、アドレス、およびデータを表す入力ビットストリームの複数バイトとしてグループ化されている直列入力(SI)を受け取る直列入力回路と、
前記受け取ったSIの入力ビットストリームを一時的に格納する一時保持回路と、
前記一時保持回路により保持されたコマンドとは独立して、前記SIのコマンドを解釈する解釈回路と、
前記解釈されたコマンドに応答し、前記受け取ったSIに基づいて、前記メモリにアクセスするデータ処理回路と
を含む装置。
【請求項２５】
前記解釈回路は、
前記格納されたコマンドを復号し、また、前記コマンドの動作制御モードを決定するために前記復号されたコマンドをソートする制御決定回路
を含む、請求項24に記載の装置。
【請求項２６】
1つのレジスタがそれ自体に格納したビットストリームを次のレジスタに転送するように、前記一時保持回路が、直列接続されたJ個の一時レジスタを含み、
前記J個の一時レジスタから転送されたアドレスを格納するために、前記アドレスレジスタ回路がJ個のアドレスレジスタを含み、Jは1より大きな整数である、請求項25に記載の装置。
【請求項２７】
前記J個のアドレスレジスタは、
前記J個の一時レジスタから転送されたアドレスのカラムアドレスを格納するK個のレジスタであって、Kは1より大きな整数であるK個のレジスタと、
前記J個の一時レジスタから転送されたアドレスの行アドレスを格納する(J-K)個のレジスタと
を含む、請求項26に記載の装置。
【請求項２８】
Jは5でありKは2である、請求項27に記載の装置。
【請求項２９】
前記素子は、
前記動作制御モードに応答して、前記一時保持回路から前記アドレスレジスタ回路への前記一時的に格納されたアドレスの転送パスを確立するパス回路
をさらに含む、請求項27に記載の装置。
【請求項３０】
前記パス回路は、
前記動作制御モードのアドレス切換情報に応じて、前記J個の一時レジスタと前記J個のアドレスレジスタの間のアドレス転送パスを切り換える切換回路
を含む、請求項29に記載の装置。
【請求項３１】
前記パス回路は、
前記一時的に格納されたアドレスを前記J個の一時レジスタから前記J個のアドレスレジスタの対応する1つに転送する定義済み転送パス
を含む、請求項29に記載の装置。
【請求項３２】
前記素子は、
コマンド受け取り回路および前記一時保持回路への第1クロック信号および第2クロック信号をそれぞれ別個に生成するクロック生成回路
をさらに含み、
前記コマンド受け取り回路は、前記第1クロック信号に応答して前記コマンドを登録およびシフトし、
前記一時保持回路は、前記第2クロック信号に応答して前記データを登録およびシフトする、
請求項30に記載の装置。
【請求項３３】
直列相互接続構成の複数の素子内に直列入力(SI)に含まれるデータを取り込む装置であって、
前記複数の素子のそれぞれは、直列入力データを受け取るための直列入力接続と直列出力データを提供するための直列出力接続とを有し、該装置は前記複数の素子のうちの少なくとも1つに採用されており、
定義済みシーケンスに応じてコマンド、アドレス、およびデータを含み、前記コマンド、アドレス、およびデータを表す入力ビットストリームの複数バイトとしてグループ化されている直列入力(SI)を受け取る直列入力(SI)回路と、
前記コマンドデータのビットストリームを格納するコマンド受け取り回路と、
前記コマンド受け取り回路に格納された前記コマンドデータを復号するコマンド解釈回路と、
前記コマンド受け取り回路で前記コマンドデータが復号されている間に、前記アドレスおよび前記データの入力ビットストリームを一時的に格納する一時保持回路と、
コマンドデコーダにより復号されたコマンドに応答して、前記保持された入力ビットストリームをアドレスレジスタに選択的に接続するアドレス切換回路と
を含む装置。
【請求項３４】
直列相互接続構成の複数の素子内に直列データを取り込む方法であって、
前記複数の素子のそれぞれは、直列入力データを受け取るための直列入力接続と直列出力データを提供するための直列出力接続とを有し、
定義済みシーケンスに応じてコマンド、アドレス、およびデータを含み、前記コマンド、アドレス、およびデータを表す入力ビットデータストリームの複数バイトとしてグループ化されている直列データ入力を受け取るステップと、
前記コマンドレジスタに、前記コマンドの入力ビットデータストリームを連続的に格納するステップと、
前記コマンドレジスタに格納された前記コマンドを復号するステップと、
前記コマンドが復号されている間一時的に、前記アドレスおよび前記データの入力ビットデータストリームを連続的に格納するステップと、
コマンドデコーダにより復号されたコマンドに応答して、一時レジスタをアドレスレジスタに選択的に接続するステップと
を含む方法。
【請求項１】
定義済みシーケンスに応じてコマンド、アドレス、およびデータを含み、前記コマンド、アドレス、およびデータを表すビットストリームとしてグループ化されている直列入力(SI)を処理する方法であって、
前記SIを受け取るステップと、
前記受け取ったSIのビットストリームを保持するステップと、
前記ビットストリームを保持するステップとは独立して、前記受け取ったSIのコマンドを解釈するステップと、
前記解釈したコマンドに応答して、前記受け取ったSIに基づいてメモリにアクセスするステップと
を含む方法。
【請求項２】
前記解釈するステップは、前記保持するステップと並列に実行される、請求項1に記載の方法。
【請求項３】
前記解釈するステップは、前記保持するステップの実行中に実行される、請求項2に記載の方法。
【請求項４】
前記解釈するステップは、
前記受け取ったSIのコマンドを格納するステップと、
前記コマンドの動作制御モードを決定するために、前記格納されたコマンドを復号するステップと
を含む、請求項3に記載の方法。
【請求項５】
イネーブル入力(IPE)を受け取るステップ
をさらに含み、
前記SIのコマンドを受け取るステップは、前記受け取ったイネーブル入力に応答してイネーブルされる、請求項4に記載の方法。
【請求項６】
前記ビットストリームに関わる入力クロックに応答して、動作クロックをローカルに生成するステップをさらに含む、請求項5に記載の方法。
【請求項７】
前記生成するステップは、
前記入力クロックおよび前記イネーブル入力に応答して第1クロックを生成するステップであって、前記第1クロックが前記コマンドを解釈するステップに使用されるステップと、
前記入力クロックおよび前記動作制御モードに応答して、前記第1クロックとは独立して、第2クロックを生成するステップであって、前記第2クロックが前記ビットストリームを保持するステップに使用されるステップとを含む、請求項6に記載の方法。
【請求項８】
前記生成するステップは、
前記入力クロックおよび前記動作制御モードに応答して第3クロックを生成するステップであって、前記第3クロックが前記データに関わる前記ビットストリームを保持するステップに使用されるステップをさらに含む、請求項7に記載の方法。
【請求項９】
前記第1クロックの生成を終えるステップと、
前記第1クロックの生成を終えるステップの後で、前記決定された動作制御モードに応じて前記第2クロックの生成を終えるステップと、
前記第2クロックの生成を終えるステップの後で、前記決定された動作制御モードに応じて前記第3クロックの生成を終えるステップと
をさらに含む、請求項8に記載の方法。
【請求項１０】
前記アクセスするステップは、
前記受け取ったSIのデータを取り込むステップを含み、
前記保持するステップは、
前記受け取ったSIのアドレスを表すビットストリームを一時的に格納するステップと、
前記取り込んだデータに基づいて、メモリにアクセスするために前記一時的に格納されたアドレスを転送するステップと
を含む、請求項9に記載の方法。
【請求項１１】
前記転送するステップは、
前記一時的に格納されたアドレスを転送するために、前記動作制御モードに応答して前記一時的に格納されたアドレスのパスを確立するステップを含む、請求項10に記載の方法。
【請求項１２】
前記動作制御モードに応じて転送パス情報を提供するステップであって、前記転送パス情報は、一時的に格納されたアドレスのパスを確立するステップに使用されるステップをさらに含む、請求項11に記載の方法。
【請求項１３】
前記転送するステップは、
定義済みパスを介して前記一時的に格納したアドレスを転送するステップを含む、請求項10に記載の方法。
【請求項１４】
前記第2クロックを生成するステップは、
前記受け取ったイネーブル入力に応答して前記第2クロックを生成するステップを含み、
前記第3クロックを生成するステップは、
前記受け取ったイネーブル入力に応答して前記第3クロックを生成するステップを含む、請求項9に記載の方法。
【請求項１５】
前記第2クロックを生成するステップは、
前記第1クロックの生成を終えるステップの完了に際して前記第2クロックを生成するステップを含み、
前記第3クロックを生成するステップは、
前記第1クロックの生成を終えるステップの完了に際して前記第3クロックを生成するステップを含む、請求項9に記載の方法。
【請求項１６】
定義済みシーケンスに応じてコマンド、アドレス、およびデータを含み、前記コマンド、アドレス、およびデータを表す入力ビットストリームとしてグループ化されている直列入力(SI)を処理し、またデータ処理のためにメモリにアクセスする装置であって、
前記SIの入力ビットストリームを一時的に格納する一時保持回路と、
前記一時保持回路により一時的に保持された入力ビットストリームとは独立して、前記SIのコマンドを解釈する解釈回路と、
前記解釈されたコマンドに応答し、前記SIに基づいて、前記メモリにアクセスするデータ処理回路と
を含む装置。
【請求項１７】
前記解釈回路は、
前記コマンドを格納する格納回路と、
前記コマンドの動作制御モードを決定するために、前記格納されたコマンドを復号する復号回路と
を含む、請求項16に記載の装置。
【請求項１８】
前記動作制御モードに応答して動作クロックを生成するクロック生成回路
をさらに含む、請求項17に記載の装置。
【請求項１９】
前記メモリにアクセスするために、前記一時保持回路に一時的に格納されたビットストリームのアドレスを格納するアドレスレジスタ回路
をさらに含む、請求項18に記載の装置。
【請求項２０】
前記動作制御モードに応答して、前記一時保持回路から前記アドレスレジスタ回路への前記一時的に格納されたアドレスの転送パスを確立するパス回路
をさらに含む、請求項19に記載の装置。
【請求項２１】
1つのレジスタがそれ自体に格納したビットストリームを次のレジスタに転送するように、前記一時保持回路が、直列接続されたJ個の一時レジスタを含み、
前記J個の一時レジスタから転送されたアドレスを格納するために、前記アドレスレジスタ回路がJ個のアドレスレジスタを含み、Jは1より大きな整数である、請求項20に記載の装置。
【請求項２２】
前記パス回路は、
前記動作制御モードのアドレス切換情報に応じて、前記J個の一時レジスタと前記J個のアドレスレジスタの間のアドレス転送パスを選択する切換回路
を含む、請求項21に記載の装置。
【請求項２３】
前記パス回路は、
前記一時的に格納されたアドレスを前記J個の一時レジスタから前記J個のアドレスレジスタに転送する定義済み転送パス
を含む、請求項21に記載の装置。
【請求項２４】
直列相互接続構成の複数の素子を含む装置であって、
前記複数の素子のそれぞれは、直列入力データを受け取るための直列入力接続と直列出力データを提供するための直列出力接続とを有し、前記複数の素子のそれぞれは、直列データを取り込むための装置を有し、
前記複数の素子のうちの少なくとも1つは、
定義済みシーケンスに応じてコマンド、アドレス、およびデータを含み、前記コマンド、アドレス、およびデータを表す入力ビットストリームの複数バイトとしてグループ化されている直列入力(SI)を受け取る直列入力回路と、
前記受け取ったSIの入力ビットストリームを一時的に格納する一時保持回路と、
前記一時保持回路により保持されたコマンドとは独立して、前記SIのコマンドを解釈する解釈回路と、
前記解釈されたコマンドに応答し、前記受け取ったSIに基づいて、前記メモリにアクセスするデータ処理回路と
を含む装置。
【請求項２５】
前記解釈回路は、
前記格納されたコマンドを復号し、また、前記コマンドの動作制御モードを決定するために前記復号されたコマンドをソートする制御決定回路
を含む、請求項24に記載の装置。
【請求項２６】
1つのレジスタがそれ自体に格納したビットストリームを次のレジスタに転送するように、前記一時保持回路が、直列接続されたJ個の一時レジスタを含み、
前記J個の一時レジスタから転送されたアドレスを格納するために、前記アドレスレジスタ回路がJ個のアドレスレジスタを含み、Jは1より大きな整数である、請求項25に記載の装置。
【請求項２７】
前記J個のアドレスレジスタは、
前記J個の一時レジスタから転送されたアドレスのカラムアドレスを格納するK個のレジスタであって、Kは1より大きな整数であるK個のレジスタと、
前記J個の一時レジスタから転送されたアドレスの行アドレスを格納する(J-K)個のレジスタと
を含む、請求項26に記載の装置。
【請求項２８】
Jは5でありKは2である、請求項27に記載の装置。
【請求項２９】
前記素子は、
前記動作制御モードに応答して、前記一時保持回路から前記アドレスレジスタ回路への前記一時的に格納されたアドレスの転送パスを確立するパス回路
をさらに含む、請求項27に記載の装置。
【請求項３０】
前記パス回路は、
前記動作制御モードのアドレス切換情報に応じて、前記J個の一時レジスタと前記J個のアドレスレジスタの間のアドレス転送パスを切り換える切換回路
を含む、請求項29に記載の装置。
【請求項３１】
前記パス回路は、
前記一時的に格納されたアドレスを前記J個の一時レジスタから前記J個のアドレスレジスタの対応する1つに転送する定義済み転送パス
を含む、請求項29に記載の装置。
【請求項３２】
前記素子は、
コマンド受け取り回路および前記一時保持回路への第1クロック信号および第2クロック信号をそれぞれ別個に生成するクロック生成回路
をさらに含み、
前記コマンド受け取り回路は、前記第1クロック信号に応答して前記コマンドを登録およびシフトし、
前記一時保持回路は、前記第2クロック信号に応答して前記データを登録およびシフトする、
請求項30に記載の装置。
【請求項３３】
直列相互接続構成の複数の素子内に直列入力(SI)に含まれるデータを取り込む装置であって、
前記複数の素子のそれぞれは、直列入力データを受け取るための直列入力接続と直列出力データを提供するための直列出力接続とを有し、該装置は前記複数の素子のうちの少なくとも1つに採用されており、
定義済みシーケンスに応じてコマンド、アドレス、およびデータを含み、前記コマンド、アドレス、およびデータを表す入力ビットストリームの複数バイトとしてグループ化されている直列入力(SI)を受け取る直列入力(SI)回路と、
前記コマンドデータのビットストリームを格納するコマンド受け取り回路と、
前記コマンド受け取り回路に格納された前記コマンドデータを復号するコマンド解釈回路と、
前記コマンド受け取り回路で前記コマンドデータが復号されている間に、前記アドレスおよび前記データの入力ビットストリームを一時的に格納する一時保持回路と、
コマンドデコーダにより復号されたコマンドに応答して、前記保持された入力ビットストリームをアドレスレジスタに選択的に接続するアドレス切換回路と
を含む装置。
【請求項３４】
直列相互接続構成の複数の素子内に直列データを取り込む方法であって、
前記複数の素子のそれぞれは、直列入力データを受け取るための直列入力接続と直列出力データを提供するための直列出力接続とを有し、
定義済みシーケンスに応じてコマンド、アドレス、およびデータを含み、前記コマンド、アドレス、およびデータを表す入力ビットデータストリームの複数バイトとしてグループ化されている直列データ入力を受け取るステップと、
前記コマンドレジスタに、前記コマンドの入力ビットデータストリームを連続的に格納するステップと、
前記コマンドレジスタに格納された前記コマンドを復号するステップと、
前記コマンドが復号されている間一時的に、前記アドレスおよび前記データの入力ビットデータストリームを連続的に格納するステップと、
コマンドデコーダにより復号されたコマンドに応答して、一時レジスタをアドレスレジスタに選択的に接続するステップと
を含む方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０】
【図１１】
【図１２】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１５】
【図１６】
【図１７】
【図１８Ａ】
【図１８Ｂ】
【図１９】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０】
【図１１】
【図１２】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１５】
【図１６】
【図１７】
【図１８Ａ】
【図１８Ｂ】
【図１９】
【公表番号】特表２０１０−５１１９４４（Ｐ２０１０−５１１９４４Ａ）
【公表日】平成２２年４月１５日（２０１０．４．１５）
【国際特許分類】
【出願番号】特願２００９−５３９５７７（Ｐ２００９−５３９５７７）
【出願日】平成１９年１２月４日（２００７．１２．４）
【国際出願番号】ＰＣＴ／ＣＡ２００７／００２１８３
【国際公開番号】ＷＯ２００８／０６７６５９
【国際公開日】平成２０年６月１２日（２００８．６．１２）
【出願人】（５０８０３４３２５）モサイド・テクノロジーズ・インコーポレーテッド (106)
【Ｆターム（参考）】
【公表日】平成２２年４月１５日（２０１０．４．１５）
【国際特許分類】
【出願日】平成１９年１２月４日（２００７．１２．４）
【国際出願番号】ＰＣＴ／ＣＡ２００７／００２１８３
【国際公開番号】ＷＯ２００８／０６７６５９
【国際公開日】平成２０年６月１２日（２００８．６．１２）
【出願人】（５０８０３４３２５）モサイド・テクノロジーズ・インコーポレーテッド (106)
【Ｆターム（参考）】
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