【課題】 入出力データの幅の異なる２つの機能ブロックの通信を可能にする。
【解決手段】 第１周期の第１クロック、第１周期の２倍の第２周期の第２クロックが生成される。第２クロックのハイ、ローの期間の各後半の間のみそれぞれハイを維持する第３、第４クロックが生成される。第１バッファ12は、第１ビット幅でデータを出力する。第１ラッチ71は、第１バッファから第１ビット幅でデータを受け取り、第２周期の第２クロックに合わせて第１ビット幅でデータを出力する。第２ラッチ72は、第１ビット幅で第１ラッチからデータを受け取り、保持している第１データの前半部を第３クロックの立ち上がり時に第１ビット幅の半分の第２ビット幅のデータを出力し、第１データの後半部を第４クロックの立ち上がり時に出力する。第２バッファ21は、第２ビット幅のデータを第２ラッチから受け取る。 （もっと読む）

複数のＳｕｐｅｒＳｐｅｅｄ ＵＳＢデバイスと複数の非ＳｕｐｅｒＳｐｅｅｄ ＵＳＢデバイスの動作を同期する方法であって、複数のＳｕｐｅｒＳｐｅｅｄ ＵＳＢデバイスのそれぞれに関してＳｕｐｅｒＳｐｅｅｄ同期チャネルを確立すること、複数の非ＳｕｐｅｒＳｐｅｅｄ ＵＳＢデバイスのそれぞれに関して非ＳｕｐｅｒＳｐｅｅｄ同期チャネルを確立すること、複数のＳｕｐｅｒＳｐｅｅｄ ＵＳＢデバイスの各デバイスのそれぞれのローカルクロックを同期すること、複数の非ＳｕｐｅｒＳｐｅｅｄ ＵＳＢデバイスの各デバイスのそれぞれのローカルクロックを同期すること、およびＳｕｐｅｒＳｐｅｅｄ同期チャネルと非ＳｕｐｅｒＳｐｅｅｄ同期チャネルを同期して、ＳｕｐｅｒＳｐｅｅｄデバイスと非ＳｕｐｅｒＳｐｅｅｄデバイスが同期して動作することが可能であるようにすることを備える方法。
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【課題】本来転送しようとしているデータのデータ量を増大させることなく、スキューの影響を低減することができるデータ伝送回路、及びこれを用いた画像形成装置を提供する。
【解決手段】データ送信部８１によって、テスト用データを転送クロック信号ＣＫと同期させて送信させ、各ビット受信部８３により受信されてデュアルポートＲＡＭ８４に記憶されたデータを読み出して前記テスト用データと比較し、当該読み出されるデータの各ビットがテスト用データの各ビットとそれぞれ一致するように、位相の異なるクロック信号のうち一つを各マルチプレクサ８３１で選択させ、受信同期用の同期クロック信号ＣＫｎとするタイミング調整処理を実行するデータタイミング調整部４６とを備えた。 （もっと読む）

【課題】周辺装置との間の信号授受のタイミングを制御し、動作の安定化が図られるメモリ素子を提供する。
【解決手段】デバイスタイミング制約を伴う電子デバイスは、行列コマンドを搬送する相互接続構造体に接続された１組の接続部を含む。メモリコアはデータを記憶する。１組の接続部及びメモリコアにはメモリインターフェイスが接続される。メモリインターフェイスは、行コマンド及び列コマンドに基づいてメモリコアタイミング信号を発生する回路を備えている。メモリインターフェイス回路は、メモリコアタイミング信号の選択されたタイミング信号のタイミングを調整する個々の遅延要素を含む。 （もっと読む）

【課題】正規の信号とノイズとを的確に識別して信頼性の高いデータ転送を実現する。
【解決手段】本発明のインタフェース回路は、第１の装置（例えば、ＣＰＵ１１）により生成されるクロックに同期して、第１の装置と、第２の装置（例えば、ＭＥＭ２０）との間で信号の送受信を行うインタフェース回路２２であって、クロックの位相を所定時間分遅延させる位相制御部（例えば、遅延素子２２１）と、位相制御部が出力するクロックに基づき、第２の装置により生成出力される信号が正規の同期信号であるか否かを判定したタイミング信号を生成する信号生成部（例えば、セットリセット端子付きＤタイプフリップフロップ２２２）と、により構成される。 （もっと読む）

【課題】電源投入時や信号切り換え時に、ＬＶＤＳデータ信号がＳ／Ｐ変換でラッチミスした映像信号が後段回路に出力することを遮断し、内部で作成した同期信号と映像信号を出力することで、異常画面表示を防止することができる。
【解決手段】ＬＶＤＳクロック信号を逓倍し、前記逓倍したＬＶＤＳクロック信号によって、ＬＶＤＳデータ信号をシリアル・パラレル変換するステップを有し、かつ、前記シリアル・パラレル変換されたＬＶＤＳデータ信号に含まれる同期信号によって前記シリアル・パラレル変換のラッチミス発生有無を検出するステップと、前記検出の結果をもとに、前記逓倍したＬＶＤＳクロック信号と他のクロック信号との切り換え、及び前記ＬＶＤＳデータ信号に含まれる同期信号と他の同期信号との切り換え、及び前記シリアル・パラレル変換したＬＶＤＳデータ信号と他の映像信号との切り換えをするステップを有することを特徴とする。 （もっと読む）

メモリコントローラは、複数の入力バッファおよび複数の出力ドライバを備えた入出力（Ｉ／Ｏ）回路を備えたデュアルモードメモリ相互接続を備える。前記Ｉ／Ｏ回路は、モード選択信号の状態に応じて第１のモードおよび第２のモードの一方で動作するように構成されうる。前記第１のモードでの動作中は、前記Ｉ／Ｏ回路は、１つ以上のメモリモジュールに接続するためのパラレル相互接続を提供するように構成されうる。前記第２のモードの動作中は、前記Ｉ／Ｏ回路は、それぞれが前記１つ以上のメモリモジュールとの間で読み出し中または書き込み中のメモリデータをバッファするように構成された１つ以上のバッファユニットに接続するための各々のシリアル相互接続を提供するように構成されうる。
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【課題】 定期的なＤＬＬ調整の影響による、スループット、レイテンシについての性能低下を招くことなく、信頼性を確保するためのデータ転送の高速化方式を提供する。
【解決手段】 分割リンク４１０〜４１３は本来の転送データを分割して転送し、分割リンク４１４は冗長データを転送し、送信制御部２２０は分割リンク４１０〜４１４のクロック位相調整をタイミングをずらして実行し、受信制御部１５０は分割リンク４１０〜分割リンク４１３の何れかでデータ転送ができない場合に、転送できない分割リンクの本来の転送データを、転送できる分割リンクの本来の転送データ及び前記冗長データを用いて補完生成する。 （もっと読む）

USBデバイスのローカルクロックの位相および周波数を制御するための方法および装置であって、この装置は、USBトラフィックを観察して、分配されたクロックの周波数および位相に関する情報を含む周期的データ構造をUSBトラフィックから復号するための回路と、周期的データ構造を受け取って、少なくとも周期的データ構造から、周期的データ構造に対して周波数および位相の両方においてロックされたローカルクロック信号を生成するための回路とを備える。周期的データ構造を受け取ってローカルクロック信号を生成するための回路は、周期的データ構造の周波数の非整数倍の周波数を有するローカルクロック信号を生成することができる。
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クロック制御は、バス回路において第１の回路(14)から第２の回路(12)にハンドオーバされる。クロック導体（10a）は、ハンドオーバ・コマンドの実行開始に続く最後のクロック周期の後、第１の回路の駆動回路により所定の電圧レベルに駆動され、クロック導体（10a）は、第１の時間間隔の間、所定の電圧レベルに駆動し続けられる。クロック導体（10a）は、ハンドオーバ・コマンドの実行開始に続く第２の時間間隔の後、第３の時間間隔が、第２の時間間隔の終端を経過するまで、第２の回路の駆動回路により所定の電圧レベルに駆動される。その後、クロック導体（10a）は、第２の回路(14)のクロック回路（140）の制御下で駆動される。第１の時間間隔は、第１の回路の第１のクロック信号の周期を第１の整数P1個含み、第２および第３の時間間隔は、第２の回路の第２のクロック信号の周期を第２および第３の整数P2、P3個含み、第２の整数P2に対応する持続時間は、第１のクロック信号のパルス持続時間に少なくとも等しく、第１の整数P1に対応する持続時間は、第２の整数P2＋１に対応する持続時間に少なくとも等しく、第２の整数P2＋第３の整数P3に対応する持続時間は、第１の整数P1＋1に対応する持続時間に少なくとも等しい。
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【課題】マルチプレクサが接続されるデータ入力部を有するレジスタ素子を備えたメモリ装置を提示する。
【解決手段】マルチプレクサ９は、バッファ記憶装置８に接続される。メモリ装置は、マルチプレクサ９の制御入力部９２に接続された制御出力部を有する同期回路を含む。同期回路のクロック信号出力部６２１は、レジスタ素子２０のクロック入力部ＣＬＫに接続される。同期回路はクロック信号を生成し、状態入力部３の信号用の時間プロファイルと、第２クロック入力部４の信号とに基づく該クロック信号を、クロック信号出力部６２１に出力するように、設計される。レジスタ素子２０に格納されるデータワードＴＷＢ＿ＤＡＴＡが第２クロック入力部４のクロック信号ＳＹＳ＿ＣＬＫに同期していることにより、転送中のデータエラーを防止できる。 （もっと読む）

高速通信インターフェースによりＮバス線を有するパラレルバスを管理する。Ｎ＋１本の通信線が確立される。Ｎ＋１本の通信線の１本に対して点検動作を実行する一方、Ｎ＋１本の通信線のＮ本はＮ線バスからのデータに利用できる。動作が完了した後で、点検動作が実行された通信線を変更することにより、Ｎ＋１本の通信線のうちＮ本による通信を妨げることなく、Ｎ＋１本の通信線全てが周期的に点検される。
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