多重データレートＲＡＭメモリモジュールのメモリコントローラを備える。前記コントローラは、参照クロック（ｒｅｆ ｃｌｋ）から異なるクロック位相（ｃｌｋ、ｃｌｋ９０、ｃｌｋ１８０）を生成するためのＰＬＬユニット（ＰＬＬ）を含む。さらに、ストローブ信号（ｄｑｓ）を遅延させるための制御可能な遅延ユニット（ＣＤＵ）を備える。
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マルチコアプロセッサにおいて、メモリ参照の完了を待っているコアへのクロックを無効にするコア割り当てによって周波数の制限をゆるめ、電力節減をしながらパフォーマンスを向上させることを可能にする方法、システムおよび装置。 （もっと読む）