多重データレートＲＡＭメモリコントローラ
多重データレートＲＡＭメモリモジュールのメモリコントローラを備える。前記コントローラは、参照クロック（ｒｅｆ ｃｌｋ）から異なるクロック位相（ｃｌｋ、ｃｌｋ９０、ｃｌｋ１８０）を生成するためのＰＬＬユニット（ＰＬＬ）を含む。さらに、ストローブ信号（ｄｑｓ）を遅延させるための制御可能な遅延ユニット（ＣＤＵ）を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多重データレートＲＡＭメモリコントローラ及び上記メモリコントローラを含むデータ処理システムに関する。
【背景技術】
【０００２】
マイクロプロセッサの処理速度の増加に伴い、メモリアーキテクチャも改善していかなければならない。例えば、２重データレート（ＤＤＲ）同期式ダイナミックランダムアクセスメモリＳＤＲＡＭのコントローラは、一般的に、標準的なＤＤＲ ＳＤＲＡＭメモリ装置に対するインタフェースを含む。コントローラは、ＳＤＲＡＭへのアクセスを制御するために設けられ、バス調停、コマンド解釈、バンクインターリービング及び時間制御を行う機能を果たす。コントローラは、ＤＤＲデータバスからの書き込み及び読み出しを行うときに、ＤＤＲインタフェースに指示する。インタフェース、すなわち、ＤＤＲインタフェースは、双方向ＤＤＲデータバスを保持し、全てのアドレス及びＳＤＲＡＭに対するコマンド信号をアサートする。
【０００３】
図６では、ＤＤＲ ＳＤＲＡＭとＡＳＩＣコントローラの間のインタフェースの基本的な説明が示される。特に、よく知られたインタフェース信号が示される。ＡＳＩＣコントローラは、クロック信号ｃｌｋｐ、ｃｌｋｎ、アドレス及びコマンド信号ａｄｄｒ／ｃｍｄ、並びにマスク信号ｄｑｍを発行する。データ信号ｄｑだけでなくストローブｄｑｓが、書き込みコマンドのためのＡＳＩＣコントローラ又は読み出しコマンドのためのＳＤＲＡＭから発生しても良い。
【０００４】
図７は、図６のインタフェース信号の一致するタイミングを示す。特に、書き込み及び読み出しコマンドｗｒｔ、ｒｄのタイミングが図示される。クロックサイクル毎に１ピンあたり２ビットが転送される。クロック信号の上昇エッジ及び下降エッジは、ストローブ信号ｄｑｓを伴うデータを取り込むために使用される。このストローブは、クロックｃｌｋｐと同じ周波数を有する。遅延補償を実現するために、ストローブｄｑｓはデータと共に伝わる。従って、インタフェースは、最大で４５０Ｍｂｉｔ／ｓ／ｐｉｎ、又はそれより高速で処理され得る。ストローブ信号ｄｑｓは、データソースにより生成される。従って、データを読み出すためのメモリ装置ＳＤＲＡＭ及びデータを書き込むためのコントローラがストローブ信号ｄｑｓを生成する。ストローブ信号ｄｑｓとデータｄｑの間の配列は、読み出し及び書き込みコマンドと異なることに注目されたい。
【０００５】
図８では、先行技術に係る多重クロック位相を生成するためのＤＤＲ ＳＤＲＡＭコントローラの関連部の略ブロック図が示される。特に、位相ロックループＰＬＬユニットＰＬＬ及び遅延ロックループＤＬＬユニットＤＬＬが図示される。ＰＬＬユニット及びＤＬＬユニットは直列に接続され、ＰＬＬユニットはクロック信号ｃｌｋをＤＬＬユニットに出力する。ＤＬＬユニットは、プロセッサとＳＤＲＡＭの間のクロックスキューを取り除き、図６及び７に図示された書き込み信号を生成するため、又は読み出しデータを取り込むためのクロック信号ｃｌｋから多重クロック位相を生成する働きをする。インタフェースロジック（図示されない）に必要とされる位相は、クロック信号ｃｌｋ、ｃｌｋ９０（９０°）、ｃｌｋ１８０（１８０°）及びストローブ信号ｄｑｓ９０（９０°）、ｄｑｓ２７０（２７０°）である。ストローブ信号ＤＱＳは、外部メモリから発生し、データを読み出している間のみ存在する。
【０００６】
ＤＬＬユニットＤＬＬは、マスタＤＬＬユニットＭＤＬＬ及びスレーブＤＬＬユニットＳＤＬＬを含む。マスタＤＬＬは、フィードバックループを有するＤＬＬユニットであるので、ＰＬＬユニットＰＬＬの受信クロック信号ｃｌｋに対してロックすることができる。従って、ＤＬＬユニットの遅延線の遅延は、クロック周期の遅延に一致する。スレーブＤＬＬユニットＳＤＬＬの遅延線は、次に、マスタＤＬＬユニットＭＤＬＬの遅延線に一致する。
【０００７】
スレーブＤＬＬユニットＳＤＬＬは、受信データを取り込むために使用され得るように、受信ストローブ信号ＤＱＳを９０度位相、すなわち、４分の１クロック周期シフトするために使用される。結果として、ストローブ信号の位相シフトは４分の１クロック周期に極めて正確に等しくなるが、このことは、タイミングが極めて重大になることから重要である。
【０００８】
上記のクロック位相の全ては、主にフリップフロップから成るインタフェースロジックに必要とされることに注目されたい。このロジックは、書き込み信号を生成し、読み出しデータを取り込む働きをする。各クロック位相の明確な目的はクロック位相の生成に関係しないので、詳細な説明は省略する。
【０００９】
しかしながら、上記の解決方法におけるＤＬＬユニットは、かなりの量のチップ面積及び電力を消費する。このことは、とりわけ、モバイルＤＤＲ ＳＤＲＡＭのインタフェースの解決方法にとって次第に問題となってきている。
【００１０】
従って、本発明の目的は、必要とされるチップ面積及び電力消費を低減した多重データレートＲＡＭのメモリコントローラを提供することである。
【００１１】
この目的は、請求項１に記載の多重データレートＲＡＭメモリコントローラ、及び請求項８に記載のデータ処理システムにより達成される。
【００１２】
従って、多重データレートＲＡＭメモリモジュールのメモリコントローラを備える。上記コントローラは、参照クロックＲＥＦＣＬＫから異なるクロック位相ｃｌｋ、ｃｌｋ９０、ｃｌｋ１８０を生成するためのＰＬＬユニットＰＬＬを含む。さらに、ストローブ信号ｄｑｓを遅延させるための制御可能な遅延ユニットＣＤＵを備える。
【００１３】
従って、異なるクロック位相ｃｌｋ、ｃｌｋ９０及びｃｌｋ１８０は、例えば、先行技術にあるようなＤＬＬユニットの代わりにＰＬＬから生成される。さらに、先行技術の複数のＤＬＬユニットが単一の遅延素子に置換されるので、導入コストもより安い。
【００１４】
本発明の態様によれば、制御可能な遅延ユニットＣＤＵの遅延が上記ＰＬＬユニットＰＬＬの遅延に一致する。従って、より安価な実施が、必要とされる精度を犠牲にすることなく実現される。
【００１５】
本発明の好ましい態様によれば、上記制御可能な遅延ユニットＣＤＵは、ストローブ信号ｄｑｓを９０度遅延させるために適応させられる。
【００１６】
本発明の追加の態様によれば、上記ＰＬＬユニットＰＬＬは、２つの単一遅延ユニットＣＤＵ１を有する４位相発振器ＯＳＣを含む。従って、４位相の供給は、より小さいチップ面積を要件として実施されても良い。
【００１７】
さらに、本発明の追加の態様によれば、上記ＰＬＬユニットＰＬＬは、さらに、制御信号Ｖｃｔｒｌを出力する位相比較器ＣＯＭＰを含み、全ての遅延ユニットＣＤＵ、ＣＤＵ１が、入力信号として上記制御信号Ｖｃｔｒｌを受け取る。従って、ＤＤＲ ＳＤＲＡＭに対するインタフェースの信号は正確に時間制御され得る。
【００１８】
本発明は、また、上記メモリコントローラの１つを含むデータ処理システムにも関する。
【００１９】
本発明の追加の態様は、従属請求項に記載される。
【００２０】
上記及びその他の本発明の態様は、下記の実施例から明らかになり、下記の実施例を参照することにより解明されるであろう。
【発明の開示】
【００２１】
図１は、第１の実施例に係る多重クロック位相を生成するためのＤＤＲ ＳＤＲＡＭコントローラの関連部の略ブロック図を示す。上記コントローラは、例えば、単一チップ上又は複数チップ上のデータ処理システムにおけるプロセッサとＤＤＲ ＳＤＲＡＭメモリモジュールの間に配置される。コントローラは、ＰＬＬユニットＰＬＬと、制御される遅延ユニットＣＤＵと、を含む。これらのユニットは、図８の対応するユニットと同じ機能を実行するものであり、すなわち、メモリからデータが読み出されるときに、異なるクロック位相ｃｌｋ、ｃｌｋ９０及びｃｌｋ１８０、並びにストローブ信号ｄｑｓ９０、ｄｑｓ２７０の異なる位相を供給するものである。ここでは、制御可能なユニットＣＤＵの遅延は、ＰＬＬユニットの９０度遅延素子の遅延に一致させられている。
【００２２】
図２は、図１のＰＬＬユニットの発振器ＯＳＣの略ブロック図を示す。発振器は、２つの遅延ユニットＣＤＵを含む。２つの制御される等価の遅延ユニットＣＤＵの遅延は、制御電圧Ｖｃｔｒｌにより制御される。各遅延ユニットは、１／４Ｔの遅延、すなわち、入力クロックｃｌｋに対して９０度の遅延を導くことができる。発振器の周波数は、単一遅延素子ＣＤＵの遅延の４倍になる。
【００２３】
図３は、図２の発振器のタイミングを示す。特に、ノードでの信号、すなわち、クロック信号ｃｌｋ、信号ｃｌｋ９０（９０度シフトされたクロック信号）、信号ｃｌｋ１８０（１８０度シフトされたクロック信号）及び信号２７０（２７０度シフトされたクロック信号）が示される。
【００２４】
図４は、第２の実施例に係る多重クロック位相を生成するためのＤＤＲ ＳＤＲＡＭコントローラの関連部の略ブロック図を示す。ここでは、図２の発振器ＯＳＣ及び制御される遅延ユニットＣＤＵが示される。この構成の目的は、図８の構成の目的に対応するものであって、すなわち、プロセッサとＤＤＲ ＳＤＲＡＭメモリの間のインタフェースにおける信号を互いに正確に時間制御することである。発振器ＯＳＣは、クロック信号ｃｌｋ、ｃｌｋ９０、ｃｌｋ１８０、ｃｌｋ２７０、すなわち、クロック信号、並びに９０度、１８０度及び２７０度シフトされた信号をそれぞれ生成する。遅延ユニットＣＤＵは、制御信号Ｖｃｔｒｌ及びストローブ信号ＤＱＳを入力信号として受け取り、ｄｑｓ９０及びｄｑｓ２７０を出力する。好ましくは、制御される遅延ユニットＣＤＵは、簡素な１／４Ｔ遅延ユニットである。従って、受信ストローブ信号は、ｄｑｓ９０及びｄｑｓ２７０信号（９０度及び２７０度シフトされたストローブ信号）をそれぞれ生成するために遅延させられる。従って、図８に初めて示された全ての位相が存在する。制御電圧Ｖｃｔｒｌは、ＰＬＬのフィードバックループにより制御される。バッファＢ１−Ｂ７は、実際のレイルトゥレイルロジック信号における遅延ユニットＣＤＵの差動（アナログ）信号を変換するために追加される。それらの信号は、（図示されない）上記のインタフェースロジックに使用され得る。
【００２５】
３つの遅延ユニットＣＤＵ１、ＣＤＵの全てに対して制御信号Ｖｃｔｒｌが使用されるので、遅延ユニットＣＤＵはＰＬＬユニットの遅延に一致する。
【００２６】
図５は、図１のＰＬＬユニットの略ブロック図を示す。位相比較器ＣＯＭＰ及び発振器ＯＳＣが示される。図２により実施され得る発振器ＯＳＣの出力は、位相比較器ＣＯＭＰの入力にフィードバックされ、参照クロックｒｅｆ＿ｃｌｋと比較される。位相比較器ＣＯＭＰは制御電圧Ｖｃｔｒｌを出力する。制御電圧Ｖｃｔｒｌは、遅延ユニットＣＤＵ１、ＣＤＵの制御入力としての働きもする。
【００２７】
従って、ストローブ信号ｄｑｓのようなＤＤＲ ＳＤＲＡＭインタフェース信号は、正確に時間制御され得る。さらに、簡素なＴ／４遅延素子が、例えば、先行技術にあるようなＤＬＬユニットの代わりに用いられ得る。
【００２８】
換言すれば、電力及び面積に関して既存の解決方法よりも効果的な外部ＤＤＲ ＳＤＲＡＭメモリに対する物理的なインタフェースの解決方法が提供される。物理的なインタフェースでは、通常、１つのＰＬＬ及び多くのＤＬＬが必要とされる。必要とされるＤＬＬの数は、外部インタフェースの幅に依存する。１バイトあたり１つのＤＬＬが必要とされるので、３２ビットインタフェースでは４つのＤＬＬが必要とされる。しかしながら、本発明によれば、複数のＤＬＬが単一の遅延素子に置換される。それらの遅延素子は、電力及び面積に関してより効果的であるので、解決方法の効果を改善する。典型的には、複数のＤＬＬ（標準的な遅延素子ではない）が高いタイミング精度を達成するために使用される。しかしながら、この精度は、本発明による影響をほとんど受けない。
【００２９】
従って、ＤＤＲ ＳＤＲＡＭインタフェースの物理的な実施面積及び電力効果が改善される。通常、物理的な実施は、ＰＬＬユニット及び４つのＤＬＬユニットを含む。本発明によれば、ＰＬＬユニットは、単一の遅延素子を伴う４位相発振器を含む。複数のＤＬＬユニットが単一の遅延ユニットに置換されるので、面積及び電力は、４つのＤＬＬユニットに比べて約８倍も低くなる。先行技術に係るインタフェースでは、クロック周期の一定の端数の極めて正確な遅延を供給するために複数のＤＬＬユニットが使用されるのに対して、本発明に係る単一の遅延ユニットは、その精度を維持するＰＬＬユニットの遅延に一致させられる。
【００３０】
上記のコントローラは、標準的なＤＤＲ ＳＤＲＡＭと同じ物理的なインタフェース概念を有する、すなわち、１クロックサイクルあたり２ビットが伝送され、１バイトあたり１ストローブが使用され、ストローブとデータの間の配列が等しいので、モバイルＤＤＲ ＳＤＲＡＭに実施されても良い。
【００３１】
先行技術の複数のＤＬＬユニットは、８つの同程度の遅延素子、すなわち、マスタＤＬＬに４つとスレーブＤＬＬに４つを含むので、１つの遅延ユニットだけの供給により面積利得８という結果をもたらす。複数のＤＬＬを置換する単一の遅延素子の遅延は、４分の１クロックサイクルの遅延を伴うＰＬＬの遅延素子に一致する。
【００３２】
追加の本発明の実施例によれば、第１及び第２の実施例に記載されたようなメモリコントローラの構成及び動作は、さらに、４重データレートＱＤＲ ＳＲＡＭに適応させられ、又は実施される。ＱＤＲメモリモジュールに関するより詳細な情報は、ｈｔｔｐ：／／ｗｗｗ．ｑｄｒｓｒａｍ．ｃｏｍを参照されたい。
【００３３】
代替的には、第１及び第２の実施例に係るメモリコントローラの構成及び動作は、他の多重データレートＲＡＭメモリコントローラ、特に、多重データレートＳＲＡＭメモリコントローラに実施されても良い。
【００３４】
上記の実施例は、本発明を限定するよりもむしろ例示するものであって、当業者は、添付の特許請求の範囲の範囲から逸脱することなしに、多くの代替的な実施例を設計することができる。特許請求の範囲では、括弧内に記載されたいかなる参照符号も請求項を限定するものとして解釈されるべきではない。「含む（ｃｏｍｐｒｉｓｉｎｇ）」という語は、請求項に列挙された要素又はステップ以外の存在を除外するものではない。「ａ」又は「ａｎ」という語は、複数の上記要素の存在を除外するものではない。幾つかの手段を列挙する装置クレームでは、これらの手段の幾つかは、同一のハードウェアの項目により実施され得る。特定の手段が互いに異なる従属項に列挙されるという事実のみで、これらの手段の組み合わせが生かされ得ないということを示すわけではない。
【００３５】
その上、特許請求の範囲のいかなる参照符号も特許請求の範囲の範囲を限定するものとして解釈されるべきではない。
【図面の簡単な説明】
【００３６】
【図１】第１の実施例に係る多重クロック位相を生成するためのＤＤＲ ＳＤＲＡＭコントローラの関連部の略ブロック図を示す。
【図２】図１のＰＬＬユニットの発振器の略ブロック図を示す。
【図３】図２の発振器のタイミングを示す。
【図４】第２の実施例に係る多重クロック位相を生成するためのＤＤＲ ＳＤＲＡＭコントローラの関連部の略ブロック図を示す。
【図５】図１のＰＬＬユニットの略ブロック図を示す。
【図６】ＤＤＲ ＳＤＲＡＭとコントローラの間のインタフェースの基本的な説明を示す。
【図７】図６のインタフェース信号の一致するタイミングを示す。
【図８】先行技術に係る多重クロック位相を生成するためのＤＤＲ ＳＤＲＡＭコントローラの関連部の略ブロック図を示す。
【技術分野】
【０００１】
本発明は、多重データレートＲＡＭメモリコントローラ及び上記メモリコントローラを含むデータ処理システムに関する。
【背景技術】
【０００２】
マイクロプロセッサの処理速度の増加に伴い、メモリアーキテクチャも改善していかなければならない。例えば、２重データレート（ＤＤＲ）同期式ダイナミックランダムアクセスメモリＳＤＲＡＭのコントローラは、一般的に、標準的なＤＤＲ ＳＤＲＡＭメモリ装置に対するインタフェースを含む。コントローラは、ＳＤＲＡＭへのアクセスを制御するために設けられ、バス調停、コマンド解釈、バンクインターリービング及び時間制御を行う機能を果たす。コントローラは、ＤＤＲデータバスからの書き込み及び読み出しを行うときに、ＤＤＲインタフェースに指示する。インタフェース、すなわち、ＤＤＲインタフェースは、双方向ＤＤＲデータバスを保持し、全てのアドレス及びＳＤＲＡＭに対するコマンド信号をアサートする。
【０００３】
図６では、ＤＤＲ ＳＤＲＡＭとＡＳＩＣコントローラの間のインタフェースの基本的な説明が示される。特に、よく知られたインタフェース信号が示される。ＡＳＩＣコントローラは、クロック信号ｃｌｋｐ、ｃｌｋｎ、アドレス及びコマンド信号ａｄｄｒ／ｃｍｄ、並びにマスク信号ｄｑｍを発行する。データ信号ｄｑだけでなくストローブｄｑｓが、書き込みコマンドのためのＡＳＩＣコントローラ又は読み出しコマンドのためのＳＤＲＡＭから発生しても良い。
【０００４】
図７は、図６のインタフェース信号の一致するタイミングを示す。特に、書き込み及び読み出しコマンドｗｒｔ、ｒｄのタイミングが図示される。クロックサイクル毎に１ピンあたり２ビットが転送される。クロック信号の上昇エッジ及び下降エッジは、ストローブ信号ｄｑｓを伴うデータを取り込むために使用される。このストローブは、クロックｃｌｋｐと同じ周波数を有する。遅延補償を実現するために、ストローブｄｑｓはデータと共に伝わる。従って、インタフェースは、最大で４５０Ｍｂｉｔ／ｓ／ｐｉｎ、又はそれより高速で処理され得る。ストローブ信号ｄｑｓは、データソースにより生成される。従って、データを読み出すためのメモリ装置ＳＤＲＡＭ及びデータを書き込むためのコントローラがストローブ信号ｄｑｓを生成する。ストローブ信号ｄｑｓとデータｄｑの間の配列は、読み出し及び書き込みコマンドと異なることに注目されたい。
【０００５】
図８では、先行技術に係る多重クロック位相を生成するためのＤＤＲ ＳＤＲＡＭコントローラの関連部の略ブロック図が示される。特に、位相ロックループＰＬＬユニットＰＬＬ及び遅延ロックループＤＬＬユニットＤＬＬが図示される。ＰＬＬユニット及びＤＬＬユニットは直列に接続され、ＰＬＬユニットはクロック信号ｃｌｋをＤＬＬユニットに出力する。ＤＬＬユニットは、プロセッサとＳＤＲＡＭの間のクロックスキューを取り除き、図６及び７に図示された書き込み信号を生成するため、又は読み出しデータを取り込むためのクロック信号ｃｌｋから多重クロック位相を生成する働きをする。インタフェースロジック（図示されない）に必要とされる位相は、クロック信号ｃｌｋ、ｃｌｋ９０（９０°）、ｃｌｋ１８０（１８０°）及びストローブ信号ｄｑｓ９０（９０°）、ｄｑｓ２７０（２７０°）である。ストローブ信号ＤＱＳは、外部メモリから発生し、データを読み出している間のみ存在する。
【０００６】
ＤＬＬユニットＤＬＬは、マスタＤＬＬユニットＭＤＬＬ及びスレーブＤＬＬユニットＳＤＬＬを含む。マスタＤＬＬは、フィードバックループを有するＤＬＬユニットであるので、ＰＬＬユニットＰＬＬの受信クロック信号ｃｌｋに対してロックすることができる。従って、ＤＬＬユニットの遅延線の遅延は、クロック周期の遅延に一致する。スレーブＤＬＬユニットＳＤＬＬの遅延線は、次に、マスタＤＬＬユニットＭＤＬＬの遅延線に一致する。
【０００７】
スレーブＤＬＬユニットＳＤＬＬは、受信データを取り込むために使用され得るように、受信ストローブ信号ＤＱＳを９０度位相、すなわち、４分の１クロック周期シフトするために使用される。結果として、ストローブ信号の位相シフトは４分の１クロック周期に極めて正確に等しくなるが、このことは、タイミングが極めて重大になることから重要である。
【０００８】
上記のクロック位相の全ては、主にフリップフロップから成るインタフェースロジックに必要とされることに注目されたい。このロジックは、書き込み信号を生成し、読み出しデータを取り込む働きをする。各クロック位相の明確な目的はクロック位相の生成に関係しないので、詳細な説明は省略する。
【０００９】
しかしながら、上記の解決方法におけるＤＬＬユニットは、かなりの量のチップ面積及び電力を消費する。このことは、とりわけ、モバイルＤＤＲ ＳＤＲＡＭのインタフェースの解決方法にとって次第に問題となってきている。
【００１０】
従って、本発明の目的は、必要とされるチップ面積及び電力消費を低減した多重データレートＲＡＭのメモリコントローラを提供することである。
【００１１】
この目的は、請求項１に記載の多重データレートＲＡＭメモリコントローラ、及び請求項８に記載のデータ処理システムにより達成される。
【００１２】
従って、多重データレートＲＡＭメモリモジュールのメモリコントローラを備える。上記コントローラは、参照クロックＲＥＦＣＬＫから異なるクロック位相ｃｌｋ、ｃｌｋ９０、ｃｌｋ１８０を生成するためのＰＬＬユニットＰＬＬを含む。さらに、ストローブ信号ｄｑｓを遅延させるための制御可能な遅延ユニットＣＤＵを備える。
【００１３】
従って、異なるクロック位相ｃｌｋ、ｃｌｋ９０及びｃｌｋ１８０は、例えば、先行技術にあるようなＤＬＬユニットの代わりにＰＬＬから生成される。さらに、先行技術の複数のＤＬＬユニットが単一の遅延素子に置換されるので、導入コストもより安い。
【００１４】
本発明の態様によれば、制御可能な遅延ユニットＣＤＵの遅延が上記ＰＬＬユニットＰＬＬの遅延に一致する。従って、より安価な実施が、必要とされる精度を犠牲にすることなく実現される。
【００１５】
本発明の好ましい態様によれば、上記制御可能な遅延ユニットＣＤＵは、ストローブ信号ｄｑｓを９０度遅延させるために適応させられる。
【００１６】
本発明の追加の態様によれば、上記ＰＬＬユニットＰＬＬは、２つの単一遅延ユニットＣＤＵ１を有する４位相発振器ＯＳＣを含む。従って、４位相の供給は、より小さいチップ面積を要件として実施されても良い。
【００１７】
さらに、本発明の追加の態様によれば、上記ＰＬＬユニットＰＬＬは、さらに、制御信号Ｖｃｔｒｌを出力する位相比較器ＣＯＭＰを含み、全ての遅延ユニットＣＤＵ、ＣＤＵ１が、入力信号として上記制御信号Ｖｃｔｒｌを受け取る。従って、ＤＤＲ ＳＤＲＡＭに対するインタフェースの信号は正確に時間制御され得る。
【００１８】
本発明は、また、上記メモリコントローラの１つを含むデータ処理システムにも関する。
【００１９】
本発明の追加の態様は、従属請求項に記載される。
【００２０】
上記及びその他の本発明の態様は、下記の実施例から明らかになり、下記の実施例を参照することにより解明されるであろう。
【発明の開示】
【００２１】
図１は、第１の実施例に係る多重クロック位相を生成するためのＤＤＲ ＳＤＲＡＭコントローラの関連部の略ブロック図を示す。上記コントローラは、例えば、単一チップ上又は複数チップ上のデータ処理システムにおけるプロセッサとＤＤＲ ＳＤＲＡＭメモリモジュールの間に配置される。コントローラは、ＰＬＬユニットＰＬＬと、制御される遅延ユニットＣＤＵと、を含む。これらのユニットは、図８の対応するユニットと同じ機能を実行するものであり、すなわち、メモリからデータが読み出されるときに、異なるクロック位相ｃｌｋ、ｃｌｋ９０及びｃｌｋ１８０、並びにストローブ信号ｄｑｓ９０、ｄｑｓ２７０の異なる位相を供給するものである。ここでは、制御可能なユニットＣＤＵの遅延は、ＰＬＬユニットの９０度遅延素子の遅延に一致させられている。
【００２２】
図２は、図１のＰＬＬユニットの発振器ＯＳＣの略ブロック図を示す。発振器は、２つの遅延ユニットＣＤＵを含む。２つの制御される等価の遅延ユニットＣＤＵの遅延は、制御電圧Ｖｃｔｒｌにより制御される。各遅延ユニットは、１／４Ｔの遅延、すなわち、入力クロックｃｌｋに対して９０度の遅延を導くことができる。発振器の周波数は、単一遅延素子ＣＤＵの遅延の４倍になる。
【００２３】
図３は、図２の発振器のタイミングを示す。特に、ノードでの信号、すなわち、クロック信号ｃｌｋ、信号ｃｌｋ９０（９０度シフトされたクロック信号）、信号ｃｌｋ１８０（１８０度シフトされたクロック信号）及び信号２７０（２７０度シフトされたクロック信号）が示される。
【００２４】
図４は、第２の実施例に係る多重クロック位相を生成するためのＤＤＲ ＳＤＲＡＭコントローラの関連部の略ブロック図を示す。ここでは、図２の発振器ＯＳＣ及び制御される遅延ユニットＣＤＵが示される。この構成の目的は、図８の構成の目的に対応するものであって、すなわち、プロセッサとＤＤＲ ＳＤＲＡＭメモリの間のインタフェースにおける信号を互いに正確に時間制御することである。発振器ＯＳＣは、クロック信号ｃｌｋ、ｃｌｋ９０、ｃｌｋ１８０、ｃｌｋ２７０、すなわち、クロック信号、並びに９０度、１８０度及び２７０度シフトされた信号をそれぞれ生成する。遅延ユニットＣＤＵは、制御信号Ｖｃｔｒｌ及びストローブ信号ＤＱＳを入力信号として受け取り、ｄｑｓ９０及びｄｑｓ２７０を出力する。好ましくは、制御される遅延ユニットＣＤＵは、簡素な１／４Ｔ遅延ユニットである。従って、受信ストローブ信号は、ｄｑｓ９０及びｄｑｓ２７０信号（９０度及び２７０度シフトされたストローブ信号）をそれぞれ生成するために遅延させられる。従って、図８に初めて示された全ての位相が存在する。制御電圧Ｖｃｔｒｌは、ＰＬＬのフィードバックループにより制御される。バッファＢ１−Ｂ７は、実際のレイルトゥレイルロジック信号における遅延ユニットＣＤＵの差動（アナログ）信号を変換するために追加される。それらの信号は、（図示されない）上記のインタフェースロジックに使用され得る。
【００２５】
３つの遅延ユニットＣＤＵ１、ＣＤＵの全てに対して制御信号Ｖｃｔｒｌが使用されるので、遅延ユニットＣＤＵはＰＬＬユニットの遅延に一致する。
【００２６】
図５は、図１のＰＬＬユニットの略ブロック図を示す。位相比較器ＣＯＭＰ及び発振器ＯＳＣが示される。図２により実施され得る発振器ＯＳＣの出力は、位相比較器ＣＯＭＰの入力にフィードバックされ、参照クロックｒｅｆ＿ｃｌｋと比較される。位相比較器ＣＯＭＰは制御電圧Ｖｃｔｒｌを出力する。制御電圧Ｖｃｔｒｌは、遅延ユニットＣＤＵ１、ＣＤＵの制御入力としての働きもする。
【００２７】
従って、ストローブ信号ｄｑｓのようなＤＤＲ ＳＤＲＡＭインタフェース信号は、正確に時間制御され得る。さらに、簡素なＴ／４遅延素子が、例えば、先行技術にあるようなＤＬＬユニットの代わりに用いられ得る。
【００２８】
換言すれば、電力及び面積に関して既存の解決方法よりも効果的な外部ＤＤＲ ＳＤＲＡＭメモリに対する物理的なインタフェースの解決方法が提供される。物理的なインタフェースでは、通常、１つのＰＬＬ及び多くのＤＬＬが必要とされる。必要とされるＤＬＬの数は、外部インタフェースの幅に依存する。１バイトあたり１つのＤＬＬが必要とされるので、３２ビットインタフェースでは４つのＤＬＬが必要とされる。しかしながら、本発明によれば、複数のＤＬＬが単一の遅延素子に置換される。それらの遅延素子は、電力及び面積に関してより効果的であるので、解決方法の効果を改善する。典型的には、複数のＤＬＬ（標準的な遅延素子ではない）が高いタイミング精度を達成するために使用される。しかしながら、この精度は、本発明による影響をほとんど受けない。
【００２９】
従って、ＤＤＲ ＳＤＲＡＭインタフェースの物理的な実施面積及び電力効果が改善される。通常、物理的な実施は、ＰＬＬユニット及び４つのＤＬＬユニットを含む。本発明によれば、ＰＬＬユニットは、単一の遅延素子を伴う４位相発振器を含む。複数のＤＬＬユニットが単一の遅延ユニットに置換されるので、面積及び電力は、４つのＤＬＬユニットに比べて約８倍も低くなる。先行技術に係るインタフェースでは、クロック周期の一定の端数の極めて正確な遅延を供給するために複数のＤＬＬユニットが使用されるのに対して、本発明に係る単一の遅延ユニットは、その精度を維持するＰＬＬユニットの遅延に一致させられる。
【００３０】
上記のコントローラは、標準的なＤＤＲ ＳＤＲＡＭと同じ物理的なインタフェース概念を有する、すなわち、１クロックサイクルあたり２ビットが伝送され、１バイトあたり１ストローブが使用され、ストローブとデータの間の配列が等しいので、モバイルＤＤＲ ＳＤＲＡＭに実施されても良い。
【００３１】
先行技術の複数のＤＬＬユニットは、８つの同程度の遅延素子、すなわち、マスタＤＬＬに４つとスレーブＤＬＬに４つを含むので、１つの遅延ユニットだけの供給により面積利得８という結果をもたらす。複数のＤＬＬを置換する単一の遅延素子の遅延は、４分の１クロックサイクルの遅延を伴うＰＬＬの遅延素子に一致する。
【００３２】
追加の本発明の実施例によれば、第１及び第２の実施例に記載されたようなメモリコントローラの構成及び動作は、さらに、４重データレートＱＤＲ ＳＲＡＭに適応させられ、又は実施される。ＱＤＲメモリモジュールに関するより詳細な情報は、ｈｔｔｐ：／／ｗｗｗ．ｑｄｒｓｒａｍ．ｃｏｍを参照されたい。
【００３３】
代替的には、第１及び第２の実施例に係るメモリコントローラの構成及び動作は、他の多重データレートＲＡＭメモリコントローラ、特に、多重データレートＳＲＡＭメモリコントローラに実施されても良い。
【００３４】
上記の実施例は、本発明を限定するよりもむしろ例示するものであって、当業者は、添付の特許請求の範囲の範囲から逸脱することなしに、多くの代替的な実施例を設計することができる。特許請求の範囲では、括弧内に記載されたいかなる参照符号も請求項を限定するものとして解釈されるべきではない。「含む（ｃｏｍｐｒｉｓｉｎｇ）」という語は、請求項に列挙された要素又はステップ以外の存在を除外するものではない。「ａ」又は「ａｎ」という語は、複数の上記要素の存在を除外するものではない。幾つかの手段を列挙する装置クレームでは、これらの手段の幾つかは、同一のハードウェアの項目により実施され得る。特定の手段が互いに異なる従属項に列挙されるという事実のみで、これらの手段の組み合わせが生かされ得ないということを示すわけではない。
【００３５】
その上、特許請求の範囲のいかなる参照符号も特許請求の範囲の範囲を限定するものとして解釈されるべきではない。
【図面の簡単な説明】
【００３６】
【図１】第１の実施例に係る多重クロック位相を生成するためのＤＤＲ ＳＤＲＡＭコントローラの関連部の略ブロック図を示す。
【図２】図１のＰＬＬユニットの発振器の略ブロック図を示す。
【図３】図２の発振器のタイミングを示す。
【図４】第２の実施例に係る多重クロック位相を生成するためのＤＤＲ ＳＤＲＡＭコントローラの関連部の略ブロック図を示す。
【図５】図１のＰＬＬユニットの略ブロック図を示す。
【図６】ＤＤＲ ＳＤＲＡＭとコントローラの間のインタフェースの基本的な説明を示す。
【図７】図６のインタフェース信号の一致するタイミングを示す。
【図８】先行技術に係る多重クロック位相を生成するためのＤＤＲ ＳＤＲＡＭコントローラの関連部の略ブロック図を示す。
【特許請求の範囲】
【請求項１】
参照クロックから異なるクロック位相を生成するためのＰＬＬユニットと、
ストローブ信号を遅延させるための制御可能な遅延ユニットと、を含む多重データレートＲＡＭメモリモジュールのメモリコントローラ。
【請求項２】
請求項１に記載のメモリコントローラであって、
前記メモリコントローラは、２重データレートＳＤＲＡＭメモリモジュールに適応させられるメモリコントローラ。
【請求項３】
請求項１又は２に記載のメモリコントローラであって、
前記制御可能な遅延ユニットの遅延は、前記ＰＬＬユニットの遅延に一致するメモリコントローラ。
【請求項４】
請求項１〜３のいずれか１項に記載のメモリコントローラであって、
前記制御可能な遅延ユニットは、ストローブ信号を９０度遅延させるために適応させられるメモリコントローラ。
【請求項５】
請求項３又は４に記載のメモリコントローラであって、
前記ＰＬＬユニットは、２つの単一の遅延ユニットを有する４位相発振器を含むメモリコントローラ。
【請求項６】
請求項５に記載のメモリコントローラであって、
前記ＰＬＬユニットは、さらに、制御信号を出力する位相比較器を含み、
全ての遅延ユニットは、入力信号として前記制御信号を受け取るメモリコントローラ。
【請求項７】
請求項１に記載のメモリコントローラであって、
前記メモリコントローラは、４重データレートＲＡＭメモリモジュールに適応させられるメモリコントローラ。
【請求項８】
請求項１〜７のいずれか１項に記載のメモリコントローラを含むデータ処理システム。
【請求項１】
参照クロックから異なるクロック位相を生成するためのＰＬＬユニットと、
ストローブ信号を遅延させるための制御可能な遅延ユニットと、を含む多重データレートＲＡＭメモリモジュールのメモリコントローラ。
【請求項２】
請求項１に記載のメモリコントローラであって、
前記メモリコントローラは、２重データレートＳＤＲＡＭメモリモジュールに適応させられるメモリコントローラ。
【請求項３】
請求項１又は２に記載のメモリコントローラであって、
前記制御可能な遅延ユニットの遅延は、前記ＰＬＬユニットの遅延に一致するメモリコントローラ。
【請求項４】
請求項１〜３のいずれか１項に記載のメモリコントローラであって、
前記制御可能な遅延ユニットは、ストローブ信号を９０度遅延させるために適応させられるメモリコントローラ。
【請求項５】
請求項３又は４に記載のメモリコントローラであって、
前記ＰＬＬユニットは、２つの単一の遅延ユニットを有する４位相発振器を含むメモリコントローラ。
【請求項６】
請求項５に記載のメモリコントローラであって、
前記ＰＬＬユニットは、さらに、制御信号を出力する位相比較器を含み、
全ての遅延ユニットは、入力信号として前記制御信号を受け取るメモリコントローラ。
【請求項７】
請求項１に記載のメモリコントローラであって、
前記メモリコントローラは、４重データレートＲＡＭメモリモジュールに適応させられるメモリコントローラ。
【請求項８】
請求項１〜７のいずれか１項に記載のメモリコントローラを含むデータ処理システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公表番号】特表２００７−５３６７７３（Ｐ２００７−５３６７７３Ａ）
【公表日】平成１９年１２月１３日（２００７．１２．１３）
【国際特許分類】
【出願番号】特願２００７−５１０２１２（Ｐ２００７−５１０２１２）
【出願日】平成１７年４月２６日（２００５．４．２６）
【国際出願番号】ＰＣＴ／ＩＢ２００５／０５１３５３
【国際公開番号】ＷＯ２００５／１０６８８８
【国際公開日】平成１７年１１月１０日（２００５．１１．１０）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
【公表日】平成１９年１２月１３日（２００７．１２．１３）
【国際特許分類】
【出願日】平成１７年４月２６日（２００５．４．２６）
【国際出願番号】ＰＣＴ／ＩＢ２００５／０５１３５３
【国際公開番号】ＷＯ２００５／１０６８８８
【国際公開日】平成１７年１１月１０日（２００５．１１．１０）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
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