【課題】動作速度及び電力消耗を減らすことができるメモリシステム及びそれの動作方法が提供される。
【解決手段】本発明の実施形態によるメモリシステムは不揮発性メモリ装置と、前記不揮発性メモリ装置を制御するように構成されたメモリ制御器と、を含み、前記メモリ制御器は前記不揮発性メモリ装置から読み出されたデータのエラーの位置情報を含むエラーフラッグ情報を前記不揮発性メモリ装置へ提供する。 （もっと読む）

【課題】新たなリードパラメータで不揮発性メモリ装置をリードするリードリトライを行う方法、該方法を行う装置を提供する。
【解決手段】リードリトライ動作及び／またはその部属的なリードリトライ動作は、リードリトライ動作が保証（ｗａｒｒａｎｔｅｄ）されるか否かを判断する前に初期化されるか、完了することができる。例えば、ＮＡＮＤフラッシュメモリ装置のページは、新たなリード電圧レベルをページのワードラインに印加して、リードリトライ動作でリードされうる。例えば、リードリトライ動作は、エラー訂正動作でターゲットページのデータの以前リードページのエラーを訂正不能と判断される前に、ターゲットページで行われる。 （もっと読む）

【課題】不良ブロック情報を適切に管理することのできる不揮発性半導体記憶装置を提供する。
【解決手段】一の実施の形態に係る不揮発性半導体記憶装置は不揮発にデータを記憶する複数のメモリセルを配列してなる複数のブロック、並びにメモリセルと接続されるワード線、及びビット線を有するメモリセルアレイと、メモリセルアレイ内に設けられ、ブロックが不良ブロックであること示す不良ブロック情報を不揮発に記憶可能に構成された不良ブロック格納領域と、ワード線を選択するロウデコーダと、メモリセルに対するデータの書き込み、消去及び読み出しを制御する制御回路とを備える。制御回路は、不良ブロック格納領域に書き込まれた不良ブロック情報をビット線を介して外部へ出力する出力動作を実行可能に構成されるとともに、外部から入力された不良ブロック情報をビット線を介して不良ブロック格納領域に書き込む第１の書き込み動作を実行可能に構成される。 （もっと読む）

【課題】データ書き替えの繰り返しによってメモリセルの閾値電圧が下がりくくなることを防止する。
【解決手段】半導体装置１の各メモリセルＭＣは、共通の浮遊ゲートＦＧを有する第１のトランジスタ（読出用）ＴＲＡと第２のトランジスタ（書込用）とを含む。制御回路１１は、一方のトランジスタに通電したときにメモリセルに流れる電流と、両方のトランジスタに通電したときにメモリセルに流れる電流とを比較することによって、第１および第２のトランジスタにそれぞれ接続されるサブビット線ＳＢＬ＿Ｒ，ＳＢＬ＿Ｐ間のショートを検出する。 （もっと読む）

【課題】フェイルビット数を高速に検知する。
【解決手段】実施形態に係わる不揮発性半導体メモリは、第１の単位のデータをｚ個の第２の単位のデータに分け、各第２の単位のデータについてフェイルビットを累積するアキュムレータ１２と、書き込み後にフェイルビットを検知する動作を制御する制御回路１０とを備える。制御回路１０は、各第２の単位のデータについて、そのうちの第３の単位のデータをセンスアンプＳＡ０に記憶させ、センスアンプＳＡ０から、各第２の単位のデータを１ビットずつ、合計ｚビットずつパラレルに読み出し、検知回路ＤＴＣＴ０を用いてｚビットからフェイルビットを検知し、ｚビットをアキュムレータ１２に転送することにより、各第２の単位のデータについてフェイルビットを累積する。 （もっと読む）

【課題】ベリファイ・フェイル数を精度良くカウント可能な半導体記憶装置を提供すること。
【解決手段】実施形態の半導体記憶装置１は、複数のメモリセルＭＴと、論理ゲートチェーン５２と、カウンタ３０を備える。メモリセルＭＴは、いずれかのカラムに関連付けられ、データ保持可能である。論理ゲートチェーン５２は、いずれかのカラムに対応付けられ、且つ対応付けられたカラムにおけるベリファイ・フェイルの有無を示す論理レベルを次段に出力するように直列接続された複数の論理ゲート５１を含む。カウンタ３０は、直列接続の最終段の論理ゲートによる、ベリファイ・フェイルがあることを示す論理レベルの出力回数をカウントする。論理ゲートチェーン５２は、各々の論理ゲート５１の出力する論理レベルの示す内容が、ベリファイ・フェイルのあるカラムに対応する論理ゲート５１を境界にして反転するように構成される。 （もっと読む）

【課題】 １つをメモリブロックの書き込み動作中に、別のメモリブロックの読み出し動作を実行することで、アクセス効率を向上する。
【解決手段】 半導体メモリは、複数ビットの書き込みデータおよび書き込みデータのパリティデータをビット毎に保持する複数のメモリ領域を有する複数のメモリブロックを有している。書き込みコマンドに応答して、メモリブロックの１つである書き込みメモリブロックのメモリ領域に、書き込みデータおよびパリティデータが順に書き込まれる。読み出しコマンドに応答して、書き込みメモリブロックを除くメモリブロックの１つにおいて、書き込みデータおよびパリティデータが供給されていないデータ線に対応するメモリ領域からデータが読み出され、書き込み動作により読み出させないデータが再生される。これにより、書き込み動作と並行して読み出し動作を実行できる。 （もっと読む）

【課題】プログラム後の読み出し不良をプログラム動作の終了前に判定する。
【解決手段】実施形態に係わる不揮発性半導体メモリは、選択ワード線に対する書き込みパルスの印加とベリファイ読み出し動作とを繰り返す第１の手段（ステップＳＴ１〜ＳＴ５）と、ベリファイ回路によりプログラムデータの記録が完了と判断された後に選択メモリセルに対して読み出し動作を行う第２の手段（ステップＳＴ６）と、この読み出し動作により読み出されたデータとプログラムデータとが一致するときに外部コントローラにプログラム動作がパスしたことを示すステータス情報を出力し、両者が一致しないときに外部コントローラにプログラム動作がフェイルしたことを示すステータス情報を出力する第３の手段（ステップＳＴ７）とを備える。 （もっと読む）

【課題】メモリセルの劣化がある程度進行している状態と、要求仕様を満たさなくなるまで劣化が進行した状態とを外部で認識できるようにする。
【解決手段】半導体装置１において、メモリセルＭＣは、閾値電圧の相違を利用してデータを不揮発的に記憶する。制御回路１１は、データ消去時、メモリセルの閾値電圧が第１ベリファイ電圧以下でない場合にはメモリセルに閾値電圧を小さくするための消去電圧を印加する。制御回路は、消去電圧の印加時間が第１の判定値を超えると第１の劣化状態を表わす信号を出力し、消去電圧の印加時間が第１の判定値より大きい第２の判定値を超えると第２の劣化状態を表わす信号を出力する。 （もっと読む）

【課題】半導体記憶装置に対する書き込み／読み出しに影響を与えることなく、読み出し時にエラー訂正されたデータを、メモリ本体に再書き込みする。
【解決手段】実施形態に係る半導体記憶装置１は、エラー訂正部９、第１の記憶部１０、第２の記憶部１１、制御部１３を含む。エラー訂正部９は、メモリ本体８から読み出されたデータに対するエラー訂正を行う。第１の記憶部１０は、エラー訂正部９によって訂正されたデータを記憶する。第２の記憶部は、エラー訂正部９によって訂正されたデータに対応するアドレスを記憶する。制御部１３は、メモリ本体８に対する読み出し／書き込みが実行されていないタイミングにおいて、第１の記憶部１０に記憶されているデータと第２の記憶部１１に記憶されているアドレスに基づいて、メモリ本体８に対して再書き込みを行う。 （もっと読む）

【課題】半導体メモリにおけるシリアルデータリンクインターフェイスとメモリバンクとの間のデータ転送を制御する装置、システム、および方法が開示される。
【解決手段】一例では、リンクがバンクと独立している、複数のシリアルデータリンクおよび複数のメモリバンクを備えるフラッシュメモリ装置が開示される。エコー信号ラインを使用して、フラッシュメモリ装置をデイジーチェーン構成においてカスケードし、メモリ装置間で連続的に通信してもよい。さらに、単一リンクを使用して複数のリンクをエミュレートする仮想複数リンク構成が記載されている。 （もっと読む）

【課題】 センスアンプの故障とメモリーセルの故障とを区別できる信頼性の高い故障診断を行う不揮発性記憶装置等を提供する。
【解決手段】 不揮発性記憶装置１であって、テストデータを含む第１のデータ群を、１ビット毎に記憶する第１のメモリーセルで構成される第１のブロック１０−１と、第１のデータ群の各データを相補するデータから成る第２のデータ群を１ビット毎に記憶する第２のメモリーセルで構成される第２のブロック１０−２と、２つの入力信号の差に基づく出力値を生成する少なくとも１つの差動センスアンプ３０−１〜３０−Ｎと、差動センスアンプからの値を用いて故障診断を行う診断回路４０と、制御回路９０と、を含み、制御回路は、テストデータとその相補データに基づく信号を差動センスアンプの入力信号とし、診断回路が差動センスアンプの故障診断を実行するように制御する。 （もっと読む）

【課題】ＮＡＮＤフラッシュメモリの劣化早期検知を提供する。
【解決手段】読み込み動作中にＮＡＮＤフラッシュメモリセルの組（例：ページ）の閾値電圧（Ｖ_Ｔ）の分散を測定することによりＮＡＮＤフラッシュメモリの低下を早期検知する技術を記述する。本発明の実施形態において、メモリセルの読み込み動作の完了時間（ＴＴＣ）値を閾値電圧（Ｖ_Ｔ）の分散の代替値として用いる。分散アナライザがＴＴＣ値の組の分散を判定する。一実施形態において、ＴＴＣの最大値と最小値の差分を分散測定値として用いる。測定されたＴＴＣの分散が、選択された量より大きく基準分散値から異なる場合、メモリの当該ページが劣化したことを示す警告信号が出力される。警告信号を用いて、データを新規ページに移動させる等の適切な措置をとることができる。 （もっと読む）

【課題】障害の確率を利用したフラッシュメモリのデータ管理を提供する。
【解決手段】障害を誘発する動作に対するシステムの感度およびそのシステムによって実行される障害誘発動作の履歴を用いるフラッシュメモリシステムとデータ管理の方法が開示される。本発明のある実施形態において、障害誘発動作に対する感度は障害強度マトリクスに表され、このマトリクスには、選択された動作に、その動作がデータエラーの原因となる電荷の障害を引き起こす相対的な強度の推測である数値が関連付けられている。障害強度マトリクスにはまた、電荷の注入または消失のいずれかを示すエラーの方向も含むべきである。障害強度マトリクスは、デバイスがセルフテストを実行し、その中では、検出可能な変化が発生するまで選択された動作を実行することによって、測定された分散値の変化を起こすようにすることによっても決定できる。 （もっと読む）

【課題】ＮＯＲフラッシュメモリの劣化早期検知を提供する。
【解決手段】ここに開示する本発明の実施形態は、読み込み動作中にＮＯＲフラッシュメモリセルの組の閾値電圧（Ｖ_Ｔ）の分散を推定することによりＮＯＲフラッシュメモリの劣化を早期警告する技術を記述する。発明の一実施形態において、メモリセルの読み込み動作の完了時間（ＴＴＣ）値を閾値電圧（Ｖ_Ｔ）の分散の代替値として用いる。測定されたＴＴＣの分散が基準分散値と選択された量よりも大きく異なる場合、メモリの当該ページがかなり劣化したことを示す警告信号が出力される。システム内のより高次の要素が当該警告信号を用いて適切な措置をとることができる。理想的な分布における全てのセルのＶ_Ｔ位置を推定することができるため、理想的な分布の平均からの発散に基づいて各セルからのデータに信頼レベルを割り当てることができる。 （もっと読む）

【課題】半導体記憶装置において、読み出し精度を維持しつつ、書き込み及び読み出しを繰り返すプログラムベリファイに要する時間を短縮する。
【解決手段】メモリセルアレイ内のメモリストリングからデータのベリファイ読み出しを行う場合、フェイルビットカウンタがインヒビットセル数及びフェイルセル数をカウントし、制御回路がカウントしたインヒビットセル数及びフェイルセル数から共通ソース線ＣＳＬに流れる電流により生じる共通ソース線ＣＳＬの浮き上がり電圧を算出するとともに、算出した電圧に応じて、ビット線及びワード線に印加する電圧を補正する。 （もっと読む）

【課題】エラー訂正に所要される性能損失は最少化しながら、エラー訂正の効率は増進させ得るフラッシュメモリ装置及びそれの読み出すための方法が提供される。
【解決手段】本発明のフラッシュメモリの読み出す方法は、ソフト判定読出しコマンドとアドレスとに応答して対応されるフラッシュメモリセルから複数の読出し動作を遂行する段階と、前記複数の読出し結果からハード判定データと、１つ又はその以上の信頼性データビットを決定する段階と、連続的に発生した複数のソフト判定出力コマンドに応答して、前記ハード判定データと、前記信頼性データの各ビットを最上位ビットから最下位ビット順に順次的に出力する段階と、を含み、前記順次的に出力された前記ハード判定データと前記信頼性データの各ビットとはエラー訂正回路に提供されて前記ハード判定データを適用したエラー訂正動作と、前記信頼性データの各ビットを利用する複数のエラー訂正動作に段階的に適用され、前記ソフト判定出力コマンドは前記複数のエラー訂正動作結果にしたがって選択的に発生し得る。 （もっと読む）

【課題】リードリトライを行うアルゴリズムの実行回数を減らして、読み出し性能を向上させうる不揮発性メモリ装置の読み出し方法及びメモリコントローラの動作方法並びにメモリシステムの動作方法を提供する。
【解決手段】本発明による不揮発性メモリ装置の読み出し方法は、リード電圧を用いてメモリセルアレイに保存された第１データを読み出す段階と、前記第１データに含まれた“１”と“０”とのうちの何れか一つの個数をカウントしたカウント値と基準カウント値とを比較し、該比較結果に従って、前記メモリセルアレイの第１領域に保存された第２データを読み出すために、前記リード電圧を変更する段階とを有する。 （もっと読む）