【課題】半導体装置の金属配線と半導体層との接合部の接触抵抗を低減させる。
【解決手段】タングステン等のようなメタルを主配線材料とする中間導電層４２、４３の上面を覆うように、窒化タングステン等からなる第１導体層４８ａと、タングステンシリサイド等からなる第２導体層４８ｂとを下層から順に堆積した後、その第２導体層４８ｂに、例えばホウ素（Ｂ）等のような不純物を導入する。その後、第１、第２導体層４８ａ、４８ｂをパターニングして導体層４８を形成後、その導体層４８に接するように、ＳＲＡＭの負荷ＭＩＳＦＥＴ用のソースおよびドレイン用の半導体領域を形成する多結晶シリコン等からなる下部半導体層を形成する。 （もっと読む）

【課題】 キャパシタの上部電極の表面形状を安定化させることが可能な半導体装置とその製造方法を提供すること。
【解決手段】 シリコン基板２０上に第１アルミナ膜（下地絶縁膜）３７を形成する工程と、第１アルミナ膜３７上に第１導電膜４１、強誘電体膜４２、第２導電膜４３を順に形成する工程と、第２導電膜４３上にマスク材料膜４５を形成する工程と、マスク材料膜４５を補助マスク４５ａにする工程と、補助マスク４５ａと第１レジストパターン４６とをマスクにするエッチングで第２導電膜４３を上部電極４３ａにする工程と、強誘電体膜４２をパターニングしてキャパシタ誘電体膜４２ａにする工程と、第１導電膜４１をパターニングして下部電極４１ａにし、下部電極４１ａ、キャパシタ誘電体膜４２ａ、上部電極４３ａをキャパシタQとする工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】製造プロセスを煩雑化させずに、画素の狭ピッチ化や高開口率化を実現する。
【解決手段】液晶等の電気光学物質層を対向基板との間で挟持するアレイ基板上に、走査線５と、データ線６と、画素電極１１と、トランジスタと、蓄積容量と、蓄積容量電極にコモン電位を供給する遮光層を兼ねた固定電極層１７とを含む積層構造を有し、走査線５、データ線６、トランジスタ及び蓄積容量を、画素電極１１の周囲の遮光領域内に配置してなる電気光学装置の構成として、画素電極１１とトランジスタの半導体層とを、固定電極層１７と同層の第１中継電極層１８と、データ線６と同層の第２中継電極層とを介して電気的に接続するとともに、水平方向で隣り合うデータ線６の間で固定電極層１７を分断し、この分断部分に固定電極層１７と分離した状態で第１中継電極層１８を形成した。 （もっと読む）

【課題】 微細化が図られ、かつ、電荷保持特性の良好な不揮発性メモリを有する半導体装置を提供する。
【解決手段】 本発明の半導体装置は、半導体層１０と、
前記半導体層１０に設けられた分離絶縁層１２により画定された第１領域１０Ｍおよび第２領域１０Ｔと、
前記第１領域１０Ｍに設けられた不揮発性メモリ２０と、
前記第２領域１０Ｔに設けられた複数のＭＯＳトランジスタ１２０と、
前記第２領域１０Ｔにおいて、前記複数のＭＯＳトランジスタ１２０間に埋め込まれた第１層間絶縁層５０と、
前記第１領域１０Ｍおよび前記第２領域１０Ｔの上方に設けられた第２層間絶縁層５２と、を含む。 （もっと読む）

【課題】 光の照射をうけても、その特性が変動することのない半導体装置およびその製造方法を提供する。
【解決手段】 本発明の半導体装置は、半導体層１０と、
前記半導体層１０に設けられた絶縁ゲート電界効果型トランジスタ２０と、
前記絶縁ゲート電界効果型トランジスタ２０の上方に設けられたエッチングストッパ膜３２と、
前記エッチングストッパ膜３２の上方に設けられた層間絶縁層３４と、を含み、
前記絶縁ゲート電界効果型トランジスタ２０は、
前記半導体層１０の上方に設けられたゲート絶縁層２２と、
前記ゲート絶縁層２２の上方に設けられたゲート電極２４と、
前記半導体層１０に設けられたソース領域またはドレイン領域となる不純物領域２８と、を含み、
前記ゲート絶縁層２２の外側であって、該ゲート絶縁層２２と前記不純物領域２８とに挟まれた位置以外の領域の上方には前記エッチングストッパ膜３２が除去されてなる除去領域３４が設けられている。 （もっと読む）

【課題】特にゲート電極に逆バイアス電圧が印加された際のリーク電流（オフ電流）が低い薄膜トランジスタ（ＴＦＴ）を得る。
【解決手段】絶縁表面上に形成された非単結晶珪素からなる活性層と、前記活性層に接して形成されたゲイト絶縁膜と、前記ゲイト絶縁膜に接して形成されたゲイト電極とを有する薄膜トランジスタを含む半導体装置において、前記活性層は、チャネル形成領域と、酸素、炭素および窒素の濃度が前記チャネル形成領域よりも高く、かつ、Ｎ型またはＰ型の不純物を有するソース領域およびドレイン領域とを有することを特徴とする半導体装置。 （もっと読む）

【課題】基板表面側でトランジスタとストレージノード電極との接続を低抵抗で実現する。
【解決手段】トレンチ３を形成し、トレンチの内壁にカラー酸化膜４を形成し、不純物が導入されている半導体材料を、前記カラー酸化膜４が形成されているトレンチ内に埋め込んでストレージノード電極５を形成する。ストレージノード電極５に隣接した基板領域に、ソース・ドレイン領域１１を有するトランジスタＴＲを形成する。ソース・ドレイン領域１１とストレージノード電極５とがカラー酸化膜４を挟んで近接する箇所を、半導体材料のエッチングレートに比べ絶縁材料のエッチングレートが大きい条件でエッチングする。このエッチングによりカラー酸化膜４が基板深部側に後退した部分４Ａが形成され、そこに非晶質シリコンなどの半導体材料を埋め込んで半導体接続層１５Ａを形成する。半導体接続層１５Ａおよび周囲の半導体部に半導体と金属の合金層１９を形成し、当該合金層１９によりソース・ドレイン領域１１とストレージノード電極５とを電気的に接続する。 （もっと読む）

【課題】 発光装置、特に発光装置が有する画素部の高精細化、高開口率化が進むにつれて、より幅の小さい配線を形成することが要求されている。しかしインクジェット法を用いて配線を形成する場合、配線形成表面でドットが広がってしまい、配線の幅を小さくすることが難しかった。
【解決手段】 本発明は、配線形成表面に光触媒物質を形成し、該光触媒物質の光触媒活性を利用して配線を形成することを特徴とする発光装置の作製方法である。インクジェット法により、光触媒物質上に、溶媒に導電体が混入された組成物を吐出することにより、ドットの径より狭い、つまり幅の小さい配線を有する発光装置を提供することができる。 （もっと読む）

【課題】 信頼性の高い半導体装置およびその製造方法を提供する。
【解決手段】 半導体装置は、層間絶縁膜１と、層間絶縁膜１内に形成された下部配線５と、層間絶縁膜１上に形成されたライナー膜１１と、ライナー膜１１上に形成された層間絶縁膜１２とを備えている。下部配線５に下部孔８が開口しており、ライナー膜１１および層間絶縁膜１２には下部孔８に繋がる上部孔１０が開口しており、下部孔８の口径ｄ₂は上部孔の口径ｄ₁よりも大きくなっている。さらに、下部孔８の内壁面に形成された導電膜１５と、上部孔１０の内壁面に沿って形成されたバリアメタル１３と、上部孔１０内および下部孔８内を埋めるように形成されたＣｕ膜１９とを備えている。導電膜１５はバリアメタル１３と同じ物質を含んでいる。 （もっと読む）

【課題】半導体装置、例えばＳＲＡＭのメモリセルのα線によるソフトエラーを低減する。
【解決手段】基板１ａをエッチングして第１配線溝ＨＭ１を形成し、第１配線溝ＨＭ１下の素子分離２（または素子分離溝２および絶縁層１ｃ）をエッチングして第２配線溝ＨＭ２を形成し、第１配線溝ＨＭ１および第２配線溝ＨＭ２の内壁に沿って局所配線１６ａ，１６ｂを形成し、一方の局所配線１６ａを下部電極ＥＬとして、その下部電極ＥＬ上に容量絶縁膜となる窒化シリコン膜１７、さらに上部電極ＥＵを形成することにより、容量ＣＡ１の面積を増加させて、メモリセルの記憶ノードに相対的に大きな静電容量を付加する。 （もっと読む）

【課題】 少ない労力でビアホール等を形成するときのエッチング条件が適切か否かを確認できるようにする。
【解決手段】 基準部、該基準部より低地である低地部、及び前記基準部より高地である高地部を有する半導体基板１上に、導電膜２及び層間絶縁膜３を形成し、層間絶縁膜３の表面を平坦化する。層間絶縁膜３をエッチングすることにより、低地部の上方に位置する第1及び第２の接続孔３ａ、前記基準部の上方に位置する第３の接続孔３ｂ、及び高地部の上方に位置する第４の接続孔３ｃを同時に形成する。第１〜第４の接続孔３ａ〜３ｃそれぞれに、第1〜第４の導電体４ａ〜４ｃを埋め込む。層間絶縁膜３上に、第1の導電体３ａ、第３の導電体４ｂ及び第４の導電体４ｃを互いに接続する上部電極５ｂを形成し、上部電極５ｂと、第１の導電体３ａとの間の抵抗を測定する。 （もっと読む）