【課題】半導体基板における抵抗やコンタクト抵抗を低減させた半導体装置及びその製造方法を提供すること。
【解決手段】半導体装置は、シリコン層と、シリコン層に形成され、第１不純物を含有する金属シリサイド層と、を備える。シリコン層は、金属シリサイド層が形成されていない領域において、第１不純物に起因するエンド・オブ・レンジ欠陥を有していない。 （もっと読む）

【課題】相互接続構造の珪化物層と、ロープロファイルバンプを含む、バンプ間ショートを防止したパワーＭＯＳＦＥＴからなる半導体デバイスおよび製造方法を提供する。
【解決手段】基板上にソース領域１６０およびドレイン領域１７０を有し、珪化物層１７４が、ソース領域およびドレイン領域の上に配置されている。第１の相互接続層１９４が、珪化物層上に形成されており、ソース領域に接続される第１のランナー１９６と、ドレイン領域に接続される第２のランナー１９８とが配置される。第２の相互接続層２１４が、第１の相互接続層上に形成されており、第１のランナーに接続される第３のランナー２１６と、第２のランナーに接続される第４のランナー２１８とを含む。第３の相互接続層２３４が形成され、ソースパッド２３６、ソースバンプ２４０が電気的に接続される。 （もっと読む）

【課題】半導体基板上に形成するインダクタのインダクタンスを大きくすること。
【解決手段】半導体基板上に形成された少なくとも１層からなるコイル配線のコイル中央孔に別基板に形成されたコアを挿入する。コアをコイル中央孔に固定した後、別基板は分離する。コアは別基板に接合材を介してコア材（磁性体）の薄板を付着させて、パターニングする。半導体基板上に形成されたコイル中央孔は流動性接着剤が入っていて、コアを挿入した後に流動性接着剤が硬化してコアが固定される。コアが固定された後に接合剤の接着力を低下させて別基板を分離する。コア材はバルクと同じ高透磁率を有するので、非常に大きなインダクタンスを持つインダクタを形成できる。 （もっと読む）

【課題】基板に形成されたカーバイドシリコン層の少なくとも露出された部分を除去するための方法を提供する。
【解決手段】カーバイドシリコン層４５を酸素含有プラズマに曝すことにより、前記カーバイドシリコン層４５の少なくとも露出された部分を酸化シリコン層に変換し、そして基板から前記酸化シリコン層を除去するステップからなる。 （もっと読む）

【課題】スパッタリング用ターゲットから垂直方向に叩き出されるターゲット原子の個数を増大させる。
【解決手段】薄膜形成に用いられるターゲット原子Ｐから構成されたターゲット５において、ターゲット５から斜め方向に叩き出されたターゲット原子Ｐを側壁に衝突させることでターゲット原子Ｐがターゲット５から放出されるのを遮る凹部５ａを表面に形成する。 （もっと読む）

【課題】金属シリサイド膜と銅コンタクトプラグ本体との間の拡散バリア層として、薄膜の酸化マンガンで構成された拡散バリア層を用いてはいるものの、金属シリサイド膜への銅原子の拡散、侵入を確実に抑止することができるようにする。
【解決手段】本発明のコンタクトプラグ１０は、半導体装置の絶縁膜４に設けられたコンタクトホール５に形成され、コンタクトホール５の底部に形成された金属シリサイド膜３と、コンタクトホール５内で金属シリサイド膜３上に形成され、非晶質でシリコンを含む第１の酸化マンガン膜６ａと、その第１の酸化マンガン膜６ａ上に形成され、微結晶を含む非晶質の第２の酸化マンガン膜６ｂと、その第２の酸化マンガン膜６ｂ上に、コンタクトホール５を埋め込むように形成された銅プラグ層７と、を備えることを特徴としている。 （もっと読む）

【課題】複数の同種の製造装置を用いて半導体装置を製造する場合に、製品間での寸法のばらつきの発生を抑制できる技術を提供する。
【解決手段】制御機器ＣＤをそれぞれの露光機に対して個別に配置する。露光処理が完了した各ロットは、どの露光機で露光処理がなされたかによって分類され、露光機毎に、露光機を調整するためのパラメータが製品情報収集部ＣＤ１に収集され、最適製造条件計算部ＣＤ２にて処理条件が計算され、計算された処理条件が設定される。すべてのロットは、露光処理を行う露光機が予め割り当てられ、露光処理が済んでいないロットは、分類機ＣＭによって割り当てられた露光機へ振り分けられ、制御機器ＣＤによって求められた処理条件で露光処理が行われる。 （もっと読む）

【課題】
ボディ・コンタクトを半導体オン・インシュレータ・デバイスに設け、それにより、デバイスに寄生容量の低減をもたらすこと。
【解決手段】
１つの実施形態において、本発明は、絶縁層の上を覆うように配置された半導体層を含む基板であって、半導体層は、半導体ボディと、半導体ボディの外周の周りに存在する分離領域とを含む基板と、基板の半導体層の上を覆うゲート構造体であって、半導体ボディの上面の第１の部分上に存在するゲート構造体と、非シリサイド半導体領域によって半導体ボディの第１の部分から分離される半導体ボディの第２の部分と直接物理的に接触しているシリサイド・ボディ・コンタクトとを含む、半導体デバイスの製造方法を提供する。 （もっと読む）

【課題】スイッチング素子としてのトップゲート式ＴＦＴと、前記ＴＦＴを遮光するため
の遮光膜とが設けられた液晶表示パネルにおいて、遮光膜の材料としてＭｏを採用し、遮
光膜の被覆絶縁層にドライエッチング処理を施してＭｏの表面を露出させる場合にも、オ
ーバーエッチングによる遮光膜の消失を防げるようにした液晶表示パネルを提供すること
。
【解決手段】本発明の液晶表示パネル１は、遮光膜１１がＭｏからなり、かつ、遮光膜１
１と上層金属配線との電気的接続が、バッファ絶縁膜１２とゲート絶縁膜１４を貫通する
第１コンタクトホール２７を経て遮光膜１１と電気的に接続されていると共に層間絶縁膜
１６に被覆された第１導電部材２５と、層間絶縁膜１６を貫通する第２コンタクトホール
２８を経て層間絶縁膜１６の表面の金属配線と電気的に接続された第２導電部材２６と、
を経て行われている。 （もっと読む）

【課題】不純物層が浅く形成された場合にも接合リーク電流の増大を抑制できるようにすると共に、コンタクトホール形成時に位置合わせずれが生じた場合にもコンタクト抵抗の上昇を抑制できるようにする。
【解決手段】基板１００上に素子分離領域１０２及び不純物層１０３が互いに隣接するように形成されている。不純物層１０３上にシリサイド層１０６Ｂが形成されており、シリサイド層１０６Ｂ上に形成されたコンタクト１０９が形成されている。不純物層１０３とシリサイド層１０６Ｂとの界面は、素子分離領域１０２の上面よりも低く、シリサイド層１０６Ｂは素子分離領域１０２の上部コーナーを覆っている。 （もっと読む）

【課題】ゲート電極とのコンタクトのためのコンタクトホールの形成時に、ゲート電極が深く掘り下げられることを防止できる半導体装置を提供すること。
【解決手段】ゲートトレンチ６を有するエピタキシャル層３に、ボディ領域５、ドレイン領域４、ソース領域９およびボディコンタクト領域１０を形成する。ゲートトレンチ６には、ゲート電極８を埋設する。エピタキシャル層３には、層間絶縁膜１１を積層する。ゲート電極８と層間絶縁膜１１との間には、エピタキシャル層３とはエッチングレートの異なる材料からなるエッチングストッパ層１４を介在させる。そして、エッチングにより、ゲート電極８およびボディコンタクト領域１０それぞれとのコンタクトのための、ゲートコンタクトホール１３およびソースコンタクトホール１５を同時に形成する。ゲートコンタクトホール１３は、平面視でエッチングストッパ層１４と重なるように形成する。 （もっと読む）

【課題】半導体装置の絶縁膜の上に形成される金属配線または金属電極の接着力を向上させる。
【解決手段】窒化タングステン６ｂをタングステン６ｃの側面にまで設けて、タングステン６ｃと窒化タングステン６ｂとが接触している面積を増やす。ゲート絶縁膜２上に、ゲート絶縁膜２との接着力が強いポリシリコンサイドウォール５を配置する。タングステン６ｃの側面にある窒化タングステン６ｂにはポリシリコンサイドウォール５を密着させる。 （もっと読む）

【課題】小型化の進んだ回路セルでも回路信頼性の低下を防止できる回路レイアウトの設計方法を提供する。
【解決手段】ゲート電極１に電位差の大きい電源電位あるいは基準電位からのノイズの影響が及んで誤動作を起こしてしまうことを防ぐために、ゲート電極１に接続するプラグ５と電源電位あるいは基準電位が供給されるプラグ６との間は、プラグ５に電源電位あるいは基準電位からのノイズの影響が及ばない十分な距離だけ離間させるために、配線４下にて等間隔で配置されているプラグ６のうち、プラグ５（５Ａ）と十分離間していない配置位置６Ａに配置されるプラグ６のみを平面レイアウトの設計時に消去する。 （もっと読む）

【課題】簡易なプロセスで抵抗層上の所定領域を選択的にサリサイド化することができ、かつ、抵抗の占有面積を小さくすることができる半導体装置の製造方法を提供する。
【解決手段】第１素子形成領域１と第２素子形成領域２とを有し、第２素子形成領域２に第１抵抗層３０を形成し、その上に第１絶縁層４０と導電層を形成し、第２素子形成領域２の導電層を高抵抗化し、導電層の一部を除去して、第１素子形成領域１にゲート電極５０を形成すると同時に、第２素子形成領域２に第２抵抗層５２を形成し、第２素子形成領域２の第２抵抗層５２の上方に第２絶縁層９０を形成し、第１素子形成領域１の半導体基板１０に不純物を注入して、ソース領域およびドレイン領域７０ａ，７０ｂを形成し、ソース領域およびドレイン領域７０ａ，７０ｂの上と、第２素子形成領域２の第１抵抗層３０および第２抵抗層５２の上と、にシリサイド層８０を形成する。 （もっと読む）

【課題】本発明は、コンタクト抵抗の安定性を確保して、コンタクト抵抗にばらつきを抑えることを可能にする。
【解決手段】基板１１のシリコン領域１２上に第１金属シリサイド層１３を形成する工程と、前記基板１１上に前記第１金属シリサイド層１３を被覆する絶縁膜１４を形成する工程と、前記絶縁膜１４に前記第１金属シリサイド層１３に通じるコンタクトホール１５を形成する工程と、前記コンタクトホール１５の内面および前記絶縁膜１４上にシリサイド化される第２金属層１６を形成する工程と、前記第２金属層１６と前記コンタクトホール１５の底部のシリコンとを反応させて前記第１金属シリサイド層１３上に第２金属シリサイド層１７を形成する工程とを有する。 （もっと読む）

【課題】膜厚バラツキを抑制し、かつドライエッチングダメージの発生を抑制できる優れた素子特性を兼ね備えた薄膜半導体装置及びその製造方法を提供すること。
【解決手段】透明絶縁性基板上に形成され、所定の間隔を隔てて第１導電型の不純物を含むソース領域及び第１導電型の不純物を含むドレイン領域を有する島状半導体層、前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜及びゲート電極、前記ゲート電極の側壁に形成された、低温酸化膜、低温窒化膜及び低温酸化膜の３層構造のサイドウォールスペーサー、及び島状半導体層及びゲート電極を覆う層間絶縁膜を具備することを特徴とする。 （もっと読む）

【課題】支持基板上に、単結晶半導体層を多層構造とした、多層集積回路を形成する場合の、工程数の簡略化を図る。また同集積化の向上を図る。
【解決手段】複数の半導体素子が絶縁層を介して積層される半導体装置において、絶縁層を介して半導体素子を構成する半導体層が積層された構造を有し、一の半導体層が配線とコンタクトする領域が、絶縁層を介して設けられる他の半導体層と重畳するように配置された構成とする。当該コンタクトする領域は、該一の半導体層に設けられる一導電型不純物領域から延在するシリサイド層によって形成される。すなわち、一の半導体素子と配線とのコンタクト領域をシリサイドで形成すると共に上層半導体素子と重畳する位置に配置させ、該半導体素子を構成する一導電型不純物領域と配線とのコンタクト領域との間をシリサイドで連結する構成を有する。 （もっと読む）

【課題】シリサイド膜上に形成されるシリコン窒化膜の膨れや剥離を抑えることができる半導体装置の製造方法を提供する。
【解決手段】表面にシリサイド膜が形成された領域を有する半導体基板を、酸素元素を含むガス雰囲気中でプラズマ処理してシリサイド膜の上に酸化膜を形成する工程と、その酸化膜を形成した後、半導体基板の表面を覆うシリコン窒化膜を形成する工程と、を備えた。 （もっと読む）

【課題】シリサイド層上に抵抗値の上昇が抑制されたコンタクトを備え、高い信頼性を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０と、半導体基板１０内に形成された活性領域５０と、活性領域５０の上面に形成されたシリサイド層４５と、半導体基板１０およびシリサイド層４５の上に形成された第１の層間絶縁膜１５と、シリサイド層４５上に形成され、第１の層間絶縁膜１５を貫通するコンタクトプラグ６０とを備えている。コンタクトプラグ１個当たりのシリサイド層４５の面積は、コンタクトプラグの面積以上、且つ、１００μｍ^２以下である。 （もっと読む）

【課題】無線信号から生成できる電流値及び電圧値の範囲内で駆動できるメモリを搭載した半導体装置を提供することを課題とする。また、半導体装置製造後にデータの書き込みを行える追記型のメモリを提供することも課題とする。
【解決手段】絶縁表面を有する基板上にアンテナと、アンチヒューズ型のＲＯＭと、駆動回路とを形成する。アンチヒューズ型のＲＯＭを構成する一対の電極の間に、シリコン膜とゲルマニウム膜との積層を設ける。この積層を有するアンチヒューズ型のＲＯＭは、書き込み電圧のバラツキを低減することができる。 （もっと読む）