半導体装置
【課題】ゲート電極とのコンタクトのためのコンタクトホールの形成時に、ゲート電極が深く掘り下げられることを防止できる半導体装置を提供すること。
【解決手段】ゲートトレンチ６を有するエピタキシャル層３に、ボディ領域５、ドレイン領域４、ソース領域９およびボディコンタクト領域１０を形成する。ゲートトレンチ６には、ゲート電極８を埋設する。エピタキシャル層３には、層間絶縁膜１１を積層する。ゲート電極８と層間絶縁膜１１との間には、エピタキシャル層３とはエッチングレートの異なる材料からなるエッチングストッパ層１４を介在させる。そして、エッチングにより、ゲート電極８およびボディコンタクト領域１０それぞれとのコンタクトのための、ゲートコンタクトホール１３およびソースコンタクトホール１５を同時に形成する。ゲートコンタクトホール１３は、平面視でエッチングストッパ層１４と重なるように形成する。
【解決手段】ゲートトレンチ６を有するエピタキシャル層３に、ボディ領域５、ドレイン領域４、ソース領域９およびボディコンタクト領域１０を形成する。ゲートトレンチ６には、ゲート電極８を埋設する。エピタキシャル層３には、層間絶縁膜１１を積層する。ゲート電極８と層間絶縁膜１１との間には、エピタキシャル層３とはエッチングレートの異なる材料からなるエッチングストッパ層１４を介在させる。そして、エッチングにより、ゲート電極８およびボディコンタクト領域１０それぞれとのコンタクトのための、ゲートコンタクトホール１３およびソースコンタクトホール１５を同時に形成する。ゲートコンタクトホール１３は、平面視でエッチングストッパ層１４と重なるように形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
たとえば、トレンチゲート型ＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）は、低オン抵抗特性を有するパワーＭＯＳＦＥＴとして知られている。
【０００３】
図５は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
【０００４】
半導体装置１０１は、Ｎ＋型のシリコンからなる基板１０２を備えている。基板１０２上には、シリコンからなるエピタキシャル層１０３が積層されている。エピタキシャル層１０３は、基層部がＮ−型のドレイン領域１０４をなしている。エピタキシャル層１０３において、ドレイン領域１０４の上側には、Ｐ型のボディ領域１０５がドレイン領域１０４に接して形成されている。
【０００５】
エピタキシャル層１０３には、複数のゲートトレンチ１０６がその表面から掘り下がって形成されている。複数のゲートトレンチ１０６は、一定の間隔を空けて、互いに平行をなして同一方向に延びている。ゲートトレンチ１０６は、ボディ領域１０５を貫通し、その最深部がドレイン領域１０４に達している。ゲートトレンチ１０６内には、ゲート絶縁膜１０７を介して、Ｎ型不純物が高濃度にドープされたポリシリコンからなるゲート電極１０８が埋設されている。
【０００６】
ボディ領域１０５の表層部には、Ｎ＋型のソース領域１０９が形成されている。また、ボディ領域１０５の表層部には、ゲートトレンチ１０６に対して間隔を空けた位置に、Ｐ＋型のボディコンタクト領域１１０がソース領域１０９を層厚方向に貫通して形成されている。
【０００７】
エピタキシャル層１０３上には、層間絶縁膜１１１が積層されている。層間絶縁膜１１１には、ゲート電極１０８と対向する部分に、層間絶縁膜１１１を貫通するゲートコンタクトホール１１４が形成されている。また、層間絶縁膜１１１には、ボディコンタクト領域１１０と対向する部分に、層間絶縁膜１１１を貫通するソースコンタクトホール１１２が形成されている。ゲートコンタクトホール１１４およびソースコンタクトホール１１２は、同じエッチングガスが供給されることにより、同時に形成される。
【０００８】
ゲートコンタクトホール１１４には、ゲートコンタクトプラグ１１６が埋設されている。ゲートコンタクトプラグ１１６は、その底面および側面においてゲート電極１０８に接続されている。
【０００９】
一方、ソースコンタクトホール１１２には、ソースコンタクトプラグ１１３が埋設されている。ソースコンタクトプラグ１１３は、その底面においてボディコンタクト領域１１０に接続され、その側面においてソース領域１０９に接続されている。
【００１０】
そして、層間絶縁膜１１１上には、ゲート配線１１７およびソース配線１１８が形成されている。ゲート配線１１７およびソース配線１１８は、それぞれゲートコンタクトプラグ１１６およびソースコンタクトプラグ１１３と接続されている。
【００１１】
基板１０２の裏面には、ドレイン電極１１５が形成されている。
【特許文献１】特開２００６−１３５０３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ソースコンタクトホール１１２およびゲートコンタクトホール１１４を形成する工程では、ソースコンタクトホール１１２およびゲートコンタクトホール１１４を形成すべき領域にそれぞれ対向する開口を有するマスクが層間絶縁膜１１１上に形成される。そして、このマスクを介して、層間絶縁膜１１１にエッチングガスが供給される。このエッチングガスの供給は、ソースコンタクトホール１１２が層間絶縁膜１１１を貫通し、さらにソースコンタクトホール１１２がエピタキシャル層１０３の表面から掘り下がり、ソースコンタクトホール１１２の側面にソース領域１０９が露出するまで続けられる。そのため、ゲートコンタクトホール１１４は、層間絶縁膜１１１を貫通し、さらにゲート電極１０８の表面から掘り下がって形成される。
【００１３】
したがって、ゲート電極１０８の材料であるポリシリコンのエッチングレートが、エピタキシャル層１０３の材料であるシリコンよりも大きい場合、ゲートコンタクトホール１１４がゲート電極１０８を深く掘り下がる。そのため、ゲートコンタクトホール１１４に埋設されるゲートコンタクトプラグ１１６とドレイン領域１０４との間の距離が短くなる。ゲートコンタクトプラグ１１６とドレイン領域１０４との距離が短いほど、ゲート−ドレイン間にリーク電流が生じやすくなる。
【００１４】
本発明の目的は、ゲート電極とのコンタクトのためのコンタクトホール（第１コンタクトホール）の形成時に、ゲート電極が深く掘り下げられることを防止できる半導体装置を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するための請求項１記載の発明は、半導体層と、前記半導体層の表面から堀り下がったゲートトレンチと、前記半導体層において、前記ゲートトレンチの側方に形成された第１導電型のボディ領域と、前記半導体層の表層部に形成され、前記ボディ領域に前記半導体層の表面側から接する第２導電型のソース領域と、前記半導体層の表面から前記ソース領域を貫通して、前記ボディ領域に接続される第２導電型のボディコンタクト領域と、前記半導体層の基層部に形成され、前記ボディ領域に前記半導体層の表面側とは反対側の裏面側から接する第１導電型のドレイン領域と、前記ゲートトレンチに埋設されたゲート電極と、前記半導体層上に積層された絶縁膜と、前記絶縁膜における前記ゲート電極に対向する部分に形成され、前記絶縁膜を貫通する第１コンタクトホールと、前記絶縁膜における前記ボディコンタクト領域に対向する部分に形成され、前記絶縁膜を貫通する第２コンタクトホールと、前記第１コンタクトホールを介して、前記ゲート電極に電気的に接続される第１導電プラグと、前記第２コンタクトホールを介して、前記ソース領域および前記ボディコンタクト領域に電気的に接続される第２導電プラグと、平面視で前記第１コンタクトホールと重なる領域において、前記ゲート電極と前記絶縁膜との間に介在され、前記ゲート電極の材料と異なり、かつ、前記半導体層の材料とエッチングレートの異なる材料からなるエッチングストッパ層とを備える、半導体装置である。
【００１６】
この構成によれば、半導体層には、その表面から掘り下がったゲートトレンチが形成されている。半導体層において、ゲートトレンチの側方には、第１導電型のボディ領域が形成されている。ボディ領域には、半導体層に形成されたソース領域およびドレイン領域が、それぞれ半導体層の表面側および裏面側から接している。また、ボディ領域には、半導体層の表面からソース領域を貫通するボディコンタクト領域が接続されている。そして、ゲートトレンチには、ゲート電極が埋設されている。これにより、トレンチゲート構造を有する半導体装置が構成されている。
【００１７】
トレンチゲート構造の半導体装置において、半導体層上には、絶縁膜が積層されている。絶縁膜には、ゲート電極に対向する部分およびボディコンタクト領域に対向する部分に、それぞれ第１コンタクトホールおよび第２コンタクトホールが貫通して形成されている。
【００１８】
ゲート電極には、第１コンタクトホールを介して、第１導電プラグが電気的に接続されている。ソース領域およびボディコンタクト領域には、第２コンタクトホールを介して、第２導電プラグが電気的に接続されている。
【００１９】
さらに、ゲート電極と絶縁膜との間には、平面視で第１コンタクトホールと重なる領域において、エッチングストッパ層が介在されている。
【００２０】
第１および第２のコンタクトホールは、同じエッチングガスが絶縁膜上から供給されることにより、同時に形成される。つまり、第１および第２のコンタクトホールの形成に際しては、まず、ゲートトレンチ上およびボディコンタクト領域上の絶縁膜が同時にエッチングされる。絶縁膜のエッチング後、ボディコンタクト領域上では、半導体層（ボディコンタクト領域）がエッチングされる。一方、ゲートトレンチ上では、エッチングストッパ層がエッチングされる。
【００２１】
エッチングストッパ層は、ゲート電極の材料と異なり、かつ、半導体層の材料とエッチングレートの異なる材料からなる。エッチングストッパ層が上記した材料からなるので、第１および第２コンタクトホールの形成のためのエッチングガスを適当なガス種に定めることにより、単位時間当たりのエッチングストッパ層のエッチング量を、単位時間当たりの半導体層のエッチング量よりも少なくすることができる。その結果、第１コンタクトホールの深さを第２コンタクトホールの深さよりも浅くすることができ、ゲート電極が深く掘り下げられることを防止できる。よって、第１導電プラグとドレイン領域との距離を長く確保することができ、ゲート−ドレイン間におけるリーク電流の発生を抑制することができる。
【００２２】
なお、前記エッチングストッパ層は、平面視で前記第１コンタクトホールの全域を包含する領域に形成されていることが好ましい。これにより、平面視で第１コンタクトホールとエッチング層とがずれ、第１コンタクトホールの一部がゲート電極を深く掘り下げて形成されることを確実に防止できる。
【００２３】
また、前記エッチングストッパ層は、絶縁材料からなっていてもよい。この場合、前記第１導電プラグは、請求項２に記載されているように、前記エッチングストッパ層を貫通して前記ゲート電極に接続される。エッチングストッパ層を構成する絶縁材料としては、たとえば、窒化シリコン、ＳｉＯＮなどが挙げられる。
【００２４】
また、前記エッチングストッパ層は、請求項３に記載されているように、導電材料からなっていてもよい。この場合、第１導電プラグは、前記エッチングストッパ層に当接することにより、前記エッチングストッパ層を介して前記ゲート電極に電気的に接続されていてもよい。また、第１導電プラグは、前記エッチングストッパ層を貫通して前記ゲート電極に直接接続されていてもよい。エッチングストッパ層を構成する導電材料としては、たとえば、金属元素（モリブデン（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）など）とシリコンとの化合物（メタルシリサイド）、アルミニウム（Ａｌ）、銅（Ｃｕ）などが挙げられる。
【発明を実施するための最良の形態】
【００２５】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
【００２６】
図１Ａは、本発明の第１の実施形態に係る半導体装置の模式的な断面図である。図１Ｂは、図１Ａのエッチングストッパ層およびその付近を図解的に示す平面図である。
【００２７】
半導体装置１は、トレンチゲート型ＶＤＭＯＳＦＥＴの単位セルがマトリクス状に配置された構造を有している。なお、図１Ａでは、複数の単位セルのうちの一部が示されている。
【００２８】
半導体装置１の基体をなすＮ＋型の基板２上には、基板２よりもＮ型不純物が低濃度にドーピングされたシリコンからなる、Ｎ−型のエピタキシャル層３が積層されている。半導体層としてのエピタキシャル層３の基層部は、エピタキシャル成長後のままの状態が維持された、Ｎ−型のドレイン領域４をなしている。また、エピタキシャル層３には、ドレイン領域４上に、Ｐ型のボディ領域５がドレイン領域４に接して形成されている。
【００２９】
エピタキシャル層３には、ゲートトレンチ６がその表面３１から掘り下がって形成されている。ゲートトレンチ６は、図１Ａでは図示しないが、一定の間隔を空けて複数形成され、それらが互いに平行をなして同一方向（図１Ａの紙面に垂直な方向、以下、この方向を「ゲート幅に沿う方向」ということがある。）に延びている。ゲートトレンチ６は、互いに対向する平面状の１対の側面６１と、１対の側面６１の下端において、これらを連設する曲面状の底面６２とが一体的に形成されている。これにより、ゲートトレンチ６は、断面視略Ｕ字状に形成されている。ゲートトレンチ６は、ボディ領域５を層厚方向に貫通し、その最深部（底面６２）がドレイン領域４に達している。
【００３０】
ゲートトレンチ６内には、側面６１および底面６２の全域を覆うように、酸化シリコンからなるゲート絶縁膜７が形成されている。
【００３１】
そして、ゲートトレンチ６内には、ゲート絶縁膜７の内側にゲート電極８が埋設されている。ゲート電極８は、たとえば、Ｎ型不純物が高濃度にドーピングされたポリシリコンからなる。ゲート電極８は、ゲートトレンチ６のゲート幅に沿う方向に延びる平面視細長形状に形成されている。ゲート電極８の表面８１は、エピタキシャル層３の表面３１に対して一段低くなっている。
【００３２】
ゲート電極８上には、エッチングストッパ層１４が形成されている。エッチングストッパ層１４は、たとえば、窒化シリコン、ＳｉＯＮなどの絶縁材料からなる。エッチングストッパ層１４は、ゲートトレンチ６内におけるゲート電極８上を埋め尽くすように形成され、その表面２０がエピタキシャル層３の表面３１と面一をなしている。
【００３３】
エピタキシャル層３の表層部には、ゲートトレンチ６に対してゲート幅と直交する方向（図１Ａにおける左右方向）の両側に、ソース領域９が形成されている。ソース領域９は、ドレイン領域４のＮ型不純物濃度よりも高いＮ型不純物濃度（たとえば、１０１９／ｃｍ３）を有している。ソース領域９は、ゲートトレンチ６に沿ってゲート幅に沿う方向に延び、その底部がエピタキシャル層３の表面側からボディ領域５に接している。
【００３４】
また、エピタキシャル層３には、その表面３１から、ゲート幅と直交する方向におけるソース領域９の中央部を貫通し、ボディ領域５に接続されるＰ＋型のボディコンタクト領域１０が形成されている。
【００３５】
すなわち、ゲートトレンチ６およびソース領域９は、ゲート幅と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。そして、ソース領域９上に、ソース領域９に沿って、ゲート幅と直交する方向に隣接するユニットセル間の境界が設定されている。ボディコンタクト領域１０は、ゲート幅と直交する方向に隣接する２つのユニットセル間に跨って少なくとも１つ以上設けられている。また、ゲート幅に沿う方向に隣接するユニットセル間の境界は、各ユニットセルに含まれるゲート電極８が一定のゲート幅を有するように設定されている。
【００３６】
エピタキシャル層３上には、酸化シリコンからなる層間絶縁膜１１が積層されている。層間絶縁膜１１は、ソース領域９、ボディコンタクト領域１０およびエッチングストッパ層１４に接触してこれらを覆っている。これにより、エッチングストッパ層１４は、その裏面側から接触するゲート電極８とその表面側から接触する層間絶縁膜１１との間に介在されている。
【００３７】
層間絶縁膜１１のゲート電極８に対向する表面１２から、ゲートトレンチ６の深さ方向において、層間絶縁膜１１およびエッチングストッパ層１４を貫通し、ゲート電極８の途中に至るように、ゲートコンタクトホール１３が形成されている。ゲートコンタクトホール１３の底面は、ソースコンタクトホール１５（後述）の底面に対して、エピタキシャル層３の表面３１側に位置している。ゲートコンタクトホール１３は、図１Ｂに示すように、平面視でエッチングストッパ層１４のゲート幅と直交する方向の幅よりも小さい径を有する、略円形状に形成されている。これにより、エッチングストッパ層１４は、平面視において、ゲートコンタクトホール１３の全域を包含している。
【００３８】
また、層間絶縁膜１１には、ボディコンタクト領域１０に対向する部分に、ソースコンタクトホール１５が形成されている。ソースコンタクトホール１５は、層間絶縁膜１１を貫通し、ボディコンタクト領域１０の表層部を掘り下げて形成されている。これにより、ソースコンタクトホール１５には、その側面にソース領域９が露出し、その底面にボディコンタクト領域１０が露出している。
【００３９】
ゲートコンタクトホール１３には、導電材料からなるゲートコンタクトプラグ１６が埋設されている。第１導電プラグとしてのゲートコンタクトプラグ１６は、ゲート電極８に電気的に接続されている。
【００４０】
ソースコンタクトホール１５には、導電材料からなるソースコンタクトプラグ１７が埋設されている。第２導電プラグとしてのソースコンタクトプラグ１７は、ボディコンタクト領域１０およびソース領域９に電気的に接続されている。
【００４１】
また、層間絶縁膜１１上には、ゲートコンタクトプラグ１６と一体をなすゲート配線１８と、ソースコンタクトプラグ１７と一体をなすソース配線１９が、互いに絶縁されて形成されている。
【００４２】
ソース配線１９は、接地されている。ソース配線１９が接地されることにより、ソースコンタクトプラグ１７を介してソース配線１９に電気的に接続されるソース領域９およびボディ領域５の電位は、グランド電位とされる。
【００４３】
基板２の裏面には、ドレイン電極２２が形成されている。ドレイン電極２２には、ドレイン配線２３が接続されている。
【００４４】
ドレイン電極２２に適当な大きさの正電圧を印加しつつ、ゲート電極８の電位を制御することにより、ボディ領域５におけるゲート絶縁膜７との界面近傍にチャネルを形成して、ソース配線１９とドレイン配線２３との間に電流を流すことができる。
【００４５】
図２Ａ〜図２Ｍは、図１Ａに示す半導体装置の製造方法を工程順に示す模式的な断面図である。
【００４６】
まず、エピタキシャル成長法により、基板２上に、エピタキシャル層３が形成される。
【００４７】
次いで、熱酸化処理により、エピタキシャル層３の表面３１に、酸化シリコンからなる犠牲酸化膜２４が形成される。その後、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法、ＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）などの方法により、犠牲酸化膜２４上に、窒化シリコンからなる犠牲窒化膜２５が形成される。そして、犠牲酸化膜２４および犠牲窒化膜２５がパターニングされることによって、図２Ａに示すように、ゲートトレンチ６を形成すべき部分と対向する部分に開口２７を有するハードマスク２６が形成される。
【００４８】
次いで、ハードマスク２６を利用して、開口２７から露出する表面３１からのエッチングにより、図２Ｂに示すように、エピタキシャル層３に底面６２および１対の側面６１を有するゲートトレンチ６が形成される。
【００４９】
次いで、熱酸化処理により、図２Ｃに示すように、ゲートトレンチ６の内面に犠牲酸化膜２９が形成される。
【００５０】
その後、図２Ｄに示すように、犠牲窒化膜２５が除去される。さらに、犠牲酸化膜２４および犠牲酸化膜２９が除去される。これにより、エピタキシャル層３の表面３１およびゲートトレンチ６の内面が露出する。
【００５１】
次いで、熱酸化処理により、図２Ｅに示すように、エピタキシャル層３の表面３１およびゲートトレンチ６の内面に酸化膜３０が形成される。
【００５２】
次いで、ＣＶＤ（Chemical Vapor Deposition）法により、図２Ｆに示すように、エピタキシャル層３上に、ゲート電極の材料としてのポリシリコンの堆積層２８が形成される。ゲートトレンチ６は、堆積層２８により埋め尽くされ、エピタキシャル層３は、酸化膜３０を介して堆積層２８により覆われる。
【００５３】
その後、エッチバックにより、堆積層２８のゲートトレンチ６外に存在する部分が除去される。堆積層２８は、図２Ｇに示すように、そのエッチバック面が、エピタキシャル層３の表面３１に対して予め定める深さだけ低くなるまでエッチバックされる。これにより、ゲートトレンチ６内に残存する堆積層２８がゲート電極８となる。
【００５４】
続いて、ＣＶＤ法により、図２Ｈに示すように、エピタキシャル層３上に、エッチングストッパ層の材料からなる堆積層３２が形成される。ゲートトレンチ６は、堆積層３２により埋め尽くされ、エピタキシャル層３は、酸化膜３０を介して堆積層３２により覆われる。
【００５５】
次いで、エッチバックにより、堆積層３２のゲートトレンチ６外に存在する部分が除去される。すなわち、堆積層３２は、図２Ｉに示すように、そのエッチバック面（表面２０）とエピタキシャル層３の表面３１とが平坦になるまでエッチバックされる。これにより、ゲートトレンチ６内に残存する堆積層３２がエッチングストッパ層１４となる。
【００５６】
続いて、エッチングによって、エピタキシャル層３の表面３１上の酸化膜３０が除去される。これにより、図２Ｉに示すように、エピタキシャル層３の表面３１が露出するとともに、ゲートトレンチ６内に残存する酸化膜３０がゲート絶縁膜７となる。
【００５７】
次いで、イオン注入法により、Ｐ型不純物（たとえば、ホウ素イオン）がエピタキシャル層３にその表面３１から導入される。そして、Ｐ型不純物を拡散させるための熱処理が行われることにより、図２Ｊに示すように、ゲートトレンチ６の側方に、ゲートトレンチ６の上端から底部に至るボディ領域５が形成される。また、ゲートトレンチ６の底部から基板２に至るエピタキシャル層３の基層部には、ボディ領域５と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域４が形成される。
【００５８】
次いで、イオン注入法により、Ｎ型不純物（たとえば、ヒ素イオン）がエピタキシャル層３にその表面３１から導入される。そして、Ｎ型不純物を拡散させるための熱処理が行われることにより、図２Ｊに示すように、エピタキシャル層３の表層部にソース領域９が形成される。さらに、イオン注入法により、Ｐ型不純物（たとえば、ホウ素イオン）がエピタキシャル層３にその表面３１から導入される。そして、Ｐ型不純物を拡散させるための熱処理が行われることにより、図２Ｊに示すように、ソース領域９を貫通してボディ領域５に接するボディコンタクト領域１０が形成される。
【００５９】
その後、ＣＶＤ法により、図２Ｋに示すように、エピタキシャル層３に層間絶縁膜１１が積層される。
【００６０】
次いで、フォトリソグラフィにより、層間絶縁膜１１上にマスク（図示せず）が形成される。このマスクには、層間絶縁膜１１の、ゲートトレンチ６に対向する部分およびボディコンタクト領域１０に対向する部分をそれぞれ露出させる開口が形成されている。
【００６１】
そして、当該マスクの開口から露出する層間絶縁膜１１の複数の部分に対して、同じエッチングガスが同時に供給される。エッチングガスとしては、層間絶縁膜１１（酸化シリコン）およびエピタキシャル層３（シリコン）をエッチングすることのできるガス、たとえば、ＣＦ４ガスなどが用いられる。
【００６２】
このエッチング工程においては、まず、ゲートトレンチ６上およびボディコンタクト領域１０上の層間絶縁膜１１が同時にエッチングされる。層間絶縁膜１１のエッチング後、ボディコンタクト領域１０上では、エピタキシャル層３（ボディコンタクト領域１０）がエッチングされる。一方、ゲートトレンチ６上では、エッチングストッパ層１４がエッチングされる。そして、ボディコンタクト領域１０上において、ソース領域９が露出するまでエッチングガスが供給された後、エッチングガスの供給が停止される。これにより、図２Ｌに示すように、ボディコンタクト領域１０およびソース領域９を露出させるソースコンタクトホール１５と、エッチングストッパ層１４を貫通し、ゲート電極８を露出させるゲートコンタクトホール１３とが同時に形成される。
【００６３】
なお、ＣＦ４ガスに対する、エピタキシャル層３を形成するシリコンのエッチングレートは、たとえば、２００〜３００ｎｍ／ｍｉｎである。また、エッチングストッパ層１４を形成する窒化シリコンのエッチングレートは、シリコンよりも小さく、たとえば、１５〜２０ｎｍ／ｍｉｎである。また、ゲート電極８を形成するポリシリコンのエッチングレートは、シリコンよりも大きく、たとえば、３５０〜４５０ｎｍ／ｍｉｎである。
【００６４】
その後、スパッタ法により、エピタキシャル層３上に、導電材料が成膜される。導電材料は、ゲートコンタクトホール１３およびソースコンタクトホール１５を埋め尽くし、層間絶縁膜１１上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、層間絶縁膜１１上の導電材料がパターニングされる。これにより、図２Ｍに示すように、それぞれ一体をなす、ゲートコンタクトプラグ１６およびゲート配線１８と、ソースコンタクトプラグ１７およびソース配線１９とが同時に形成される。また、スパッタ法により、基板２の裏面にドレイン電極２２が形成される。
【００６５】
以上の工程を経て、図１Ａに示す半導体装置１が得られる。
【００６６】
上述したように、ゲートコンタクトホール１３およびソースコンタクトホール１５の形成のためのエッチングガスとして、ＣＦ４ガスが用いられる。そして、ＣＦ４ガスに対するエッチングストッパ層１４のエッチングレートは、たとえば、１５〜２０ｎｍ／ｍｉｎであり、エピタキシャル層３のエッチングレート（たとえば、２００〜３００ｎｍ／ｍｉｎ）よりも小さい。
【００６７】
そのため、ゲートコンタクトホール１３およびソースコンタクトホール１５の形成時に、単位時間当たりのエッチングストッパ層１４のエッチング量を、単位時間当たりのエピタキシャル層３のエッチング量よりも少なくすることができる。その結果、ゲートコンタクトホール１３の深さをソースコンタクトホール１５の深さよりも浅くすることができ、ゲート電極８が深く掘り下げられることを防止できる。よって、ゲートコンタクトプラグ１６とドレイン領域４との距離を長く確保することができ、ゲート−ドレイン間におけるリーク電流の発生を抑制することができる。
【００６８】
図３は、本発明の第２の実施形態に係る半導体装置の模式的な断面図である。図３において、図１Ａに示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
【００６９】
図３の半導体装置４１では、エッチングストッパ層１４は、たとえば、金属元素（モリブデン（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）など）とシリコンとの化合物（メタルシリサイド）、アルミニウム（Ａｌ）、銅（Ｃｕ）などの導電材料からなる。
【００７０】
ゲートコンタクトホール１３は、その底面がエッチングストッパ層１４の層厚方向途中に位置するように形成されている。そして、ゲートコンタクトホール１３に埋設されるゲートコンタクトプラグ１６は、エッチングストッパ層１４に当接し、エッチングストッパ層１４を介してゲート電極８に電気的に接続されている。
【００７１】
その他の構成は、前述の第１の実施形態の場合と同様であり、また、動作も同様である。
【００７２】
以上、本発明の複数の実施形態を説明したが、本発明は、他の形態で実施することができる。
【００７３】
たとえば、半導体装置１の各半導体部分は、その導電型が反対導電型であってもよい。すなわち、半導体装置１および半導体装置４１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
【００７４】
また、エッチングストッパ層１４は、図４に示すように、平面視でゲートコンタクトホール１３よりもやや大きい外形を有する円環状に形成されていてもよい。
【００７５】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００７６】
【図１Ａ】本発明の第１の実施形態に係る半導体装置の模式的な断面図である。
【図１Ｂ】図１Ａのエッチングストッパおよびその付近を図解的に示す平面図である。
【図２Ａ】図１Ａに示す半導体装置の製造方法を説明するための模式的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す模式的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す模式的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す模式的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す模式的な断面図である。
【図２Ｆ】図２Ｅの次の工程を示す模式的な断面図である。
【図２Ｇ】図２Ｆの次の工程を示す模式的な断面図である。
【図２Ｈ】図２Ｇの次の工程を示す模式的な断面図である。
【図２Ｉ】図２Ｈの次の工程を示す模式的な断面図である。
【図２Ｊ】図２Ｉの次の工程を示す模式的な断面図である。
【図２Ｋ】図２Ｊの次の工程を示す模式的な断面図である。
【図２Ｌ】図２Ｋの次の工程を示す模式的な断面図である。
【図２Ｍ】図２Ｌの次の工程を示す模式的な断面図である。
【図３】本発明の第２の実施形態に係る半導体装置の模式的な断面図である。
【図４】図１Ｂに示すエッチングストッパ層の変形例を示す平面図である。
【図５】従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
【符号の説明】
【００７７】
１ 半導体装置
３ エピタキシャル層（半導体層）
４ ドレイン領域
５ ボディ領域
６ ゲートトレンチ
８ ゲート電極
９ ソース領域
１０ ボディコンタクト領域
１１ 層間絶縁膜（絶縁膜）
１２ 表面（絶縁膜の表面）
１３ ゲートコンタクトホール（第１コンタクトホール）
１４ エッチングストッパ層
１５ ソースコンタクトホール（第２コンタクトホール）
１６ ゲートコンタクトプラグ（第１導電プラグ）
１７ ソースコンタクトプラグ（第２導電プラグ）
３１ 表面（半導体層の表面）
４１ 半導体装置
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
たとえば、トレンチゲート型ＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）は、低オン抵抗特性を有するパワーＭＯＳＦＥＴとして知られている。
【０００３】
図５は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
【０００４】
半導体装置１０１は、Ｎ＋型のシリコンからなる基板１０２を備えている。基板１０２上には、シリコンからなるエピタキシャル層１０３が積層されている。エピタキシャル層１０３は、基層部がＮ−型のドレイン領域１０４をなしている。エピタキシャル層１０３において、ドレイン領域１０４の上側には、Ｐ型のボディ領域１０５がドレイン領域１０４に接して形成されている。
【０００５】
エピタキシャル層１０３には、複数のゲートトレンチ１０６がその表面から掘り下がって形成されている。複数のゲートトレンチ１０６は、一定の間隔を空けて、互いに平行をなして同一方向に延びている。ゲートトレンチ１０６は、ボディ領域１０５を貫通し、その最深部がドレイン領域１０４に達している。ゲートトレンチ１０６内には、ゲート絶縁膜１０７を介して、Ｎ型不純物が高濃度にドープされたポリシリコンからなるゲート電極１０８が埋設されている。
【０００６】
ボディ領域１０５の表層部には、Ｎ＋型のソース領域１０９が形成されている。また、ボディ領域１０５の表層部には、ゲートトレンチ１０６に対して間隔を空けた位置に、Ｐ＋型のボディコンタクト領域１１０がソース領域１０９を層厚方向に貫通して形成されている。
【０００７】
エピタキシャル層１０３上には、層間絶縁膜１１１が積層されている。層間絶縁膜１１１には、ゲート電極１０８と対向する部分に、層間絶縁膜１１１を貫通するゲートコンタクトホール１１４が形成されている。また、層間絶縁膜１１１には、ボディコンタクト領域１１０と対向する部分に、層間絶縁膜１１１を貫通するソースコンタクトホール１１２が形成されている。ゲートコンタクトホール１１４およびソースコンタクトホール１１２は、同じエッチングガスが供給されることにより、同時に形成される。
【０００８】
ゲートコンタクトホール１１４には、ゲートコンタクトプラグ１１６が埋設されている。ゲートコンタクトプラグ１１６は、その底面および側面においてゲート電極１０８に接続されている。
【０００９】
一方、ソースコンタクトホール１１２には、ソースコンタクトプラグ１１３が埋設されている。ソースコンタクトプラグ１１３は、その底面においてボディコンタクト領域１１０に接続され、その側面においてソース領域１０９に接続されている。
【００１０】
そして、層間絶縁膜１１１上には、ゲート配線１１７およびソース配線１１８が形成されている。ゲート配線１１７およびソース配線１１８は、それぞれゲートコンタクトプラグ１１６およびソースコンタクトプラグ１１３と接続されている。
【００１１】
基板１０２の裏面には、ドレイン電極１１５が形成されている。
【特許文献１】特開２００６−１３５０３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ソースコンタクトホール１１２およびゲートコンタクトホール１１４を形成する工程では、ソースコンタクトホール１１２およびゲートコンタクトホール１１４を形成すべき領域にそれぞれ対向する開口を有するマスクが層間絶縁膜１１１上に形成される。そして、このマスクを介して、層間絶縁膜１１１にエッチングガスが供給される。このエッチングガスの供給は、ソースコンタクトホール１１２が層間絶縁膜１１１を貫通し、さらにソースコンタクトホール１１２がエピタキシャル層１０３の表面から掘り下がり、ソースコンタクトホール１１２の側面にソース領域１０９が露出するまで続けられる。そのため、ゲートコンタクトホール１１４は、層間絶縁膜１１１を貫通し、さらにゲート電極１０８の表面から掘り下がって形成される。
【００１３】
したがって、ゲート電極１０８の材料であるポリシリコンのエッチングレートが、エピタキシャル層１０３の材料であるシリコンよりも大きい場合、ゲートコンタクトホール１１４がゲート電極１０８を深く掘り下がる。そのため、ゲートコンタクトホール１１４に埋設されるゲートコンタクトプラグ１１６とドレイン領域１０４との間の距離が短くなる。ゲートコンタクトプラグ１１６とドレイン領域１０４との距離が短いほど、ゲート−ドレイン間にリーク電流が生じやすくなる。
【００１４】
本発明の目的は、ゲート電極とのコンタクトのためのコンタクトホール（第１コンタクトホール）の形成時に、ゲート電極が深く掘り下げられることを防止できる半導体装置を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するための請求項１記載の発明は、半導体層と、前記半導体層の表面から堀り下がったゲートトレンチと、前記半導体層において、前記ゲートトレンチの側方に形成された第１導電型のボディ領域と、前記半導体層の表層部に形成され、前記ボディ領域に前記半導体層の表面側から接する第２導電型のソース領域と、前記半導体層の表面から前記ソース領域を貫通して、前記ボディ領域に接続される第２導電型のボディコンタクト領域と、前記半導体層の基層部に形成され、前記ボディ領域に前記半導体層の表面側とは反対側の裏面側から接する第１導電型のドレイン領域と、前記ゲートトレンチに埋設されたゲート電極と、前記半導体層上に積層された絶縁膜と、前記絶縁膜における前記ゲート電極に対向する部分に形成され、前記絶縁膜を貫通する第１コンタクトホールと、前記絶縁膜における前記ボディコンタクト領域に対向する部分に形成され、前記絶縁膜を貫通する第２コンタクトホールと、前記第１コンタクトホールを介して、前記ゲート電極に電気的に接続される第１導電プラグと、前記第２コンタクトホールを介して、前記ソース領域および前記ボディコンタクト領域に電気的に接続される第２導電プラグと、平面視で前記第１コンタクトホールと重なる領域において、前記ゲート電極と前記絶縁膜との間に介在され、前記ゲート電極の材料と異なり、かつ、前記半導体層の材料とエッチングレートの異なる材料からなるエッチングストッパ層とを備える、半導体装置である。
【００１６】
この構成によれば、半導体層には、その表面から掘り下がったゲートトレンチが形成されている。半導体層において、ゲートトレンチの側方には、第１導電型のボディ領域が形成されている。ボディ領域には、半導体層に形成されたソース領域およびドレイン領域が、それぞれ半導体層の表面側および裏面側から接している。また、ボディ領域には、半導体層の表面からソース領域を貫通するボディコンタクト領域が接続されている。そして、ゲートトレンチには、ゲート電極が埋設されている。これにより、トレンチゲート構造を有する半導体装置が構成されている。
【００１７】
トレンチゲート構造の半導体装置において、半導体層上には、絶縁膜が積層されている。絶縁膜には、ゲート電極に対向する部分およびボディコンタクト領域に対向する部分に、それぞれ第１コンタクトホールおよび第２コンタクトホールが貫通して形成されている。
【００１８】
ゲート電極には、第１コンタクトホールを介して、第１導電プラグが電気的に接続されている。ソース領域およびボディコンタクト領域には、第２コンタクトホールを介して、第２導電プラグが電気的に接続されている。
【００１９】
さらに、ゲート電極と絶縁膜との間には、平面視で第１コンタクトホールと重なる領域において、エッチングストッパ層が介在されている。
【００２０】
第１および第２のコンタクトホールは、同じエッチングガスが絶縁膜上から供給されることにより、同時に形成される。つまり、第１および第２のコンタクトホールの形成に際しては、まず、ゲートトレンチ上およびボディコンタクト領域上の絶縁膜が同時にエッチングされる。絶縁膜のエッチング後、ボディコンタクト領域上では、半導体層（ボディコンタクト領域）がエッチングされる。一方、ゲートトレンチ上では、エッチングストッパ層がエッチングされる。
【００２１】
エッチングストッパ層は、ゲート電極の材料と異なり、かつ、半導体層の材料とエッチングレートの異なる材料からなる。エッチングストッパ層が上記した材料からなるので、第１および第２コンタクトホールの形成のためのエッチングガスを適当なガス種に定めることにより、単位時間当たりのエッチングストッパ層のエッチング量を、単位時間当たりの半導体層のエッチング量よりも少なくすることができる。その結果、第１コンタクトホールの深さを第２コンタクトホールの深さよりも浅くすることができ、ゲート電極が深く掘り下げられることを防止できる。よって、第１導電プラグとドレイン領域との距離を長く確保することができ、ゲート−ドレイン間におけるリーク電流の発生を抑制することができる。
【００２２】
なお、前記エッチングストッパ層は、平面視で前記第１コンタクトホールの全域を包含する領域に形成されていることが好ましい。これにより、平面視で第１コンタクトホールとエッチング層とがずれ、第１コンタクトホールの一部がゲート電極を深く掘り下げて形成されることを確実に防止できる。
【００２３】
また、前記エッチングストッパ層は、絶縁材料からなっていてもよい。この場合、前記第１導電プラグは、請求項２に記載されているように、前記エッチングストッパ層を貫通して前記ゲート電極に接続される。エッチングストッパ層を構成する絶縁材料としては、たとえば、窒化シリコン、ＳｉＯＮなどが挙げられる。
【００２４】
また、前記エッチングストッパ層は、請求項３に記載されているように、導電材料からなっていてもよい。この場合、第１導電プラグは、前記エッチングストッパ層に当接することにより、前記エッチングストッパ層を介して前記ゲート電極に電気的に接続されていてもよい。また、第１導電プラグは、前記エッチングストッパ層を貫通して前記ゲート電極に直接接続されていてもよい。エッチングストッパ層を構成する導電材料としては、たとえば、金属元素（モリブデン（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）など）とシリコンとの化合物（メタルシリサイド）、アルミニウム（Ａｌ）、銅（Ｃｕ）などが挙げられる。
【発明を実施するための最良の形態】
【００２５】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
【００２６】
図１Ａは、本発明の第１の実施形態に係る半導体装置の模式的な断面図である。図１Ｂは、図１Ａのエッチングストッパ層およびその付近を図解的に示す平面図である。
【００２７】
半導体装置１は、トレンチゲート型ＶＤＭＯＳＦＥＴの単位セルがマトリクス状に配置された構造を有している。なお、図１Ａでは、複数の単位セルのうちの一部が示されている。
【００２８】
半導体装置１の基体をなすＮ＋型の基板２上には、基板２よりもＮ型不純物が低濃度にドーピングされたシリコンからなる、Ｎ−型のエピタキシャル層３が積層されている。半導体層としてのエピタキシャル層３の基層部は、エピタキシャル成長後のままの状態が維持された、Ｎ−型のドレイン領域４をなしている。また、エピタキシャル層３には、ドレイン領域４上に、Ｐ型のボディ領域５がドレイン領域４に接して形成されている。
【００２９】
エピタキシャル層３には、ゲートトレンチ６がその表面３１から掘り下がって形成されている。ゲートトレンチ６は、図１Ａでは図示しないが、一定の間隔を空けて複数形成され、それらが互いに平行をなして同一方向（図１Ａの紙面に垂直な方向、以下、この方向を「ゲート幅に沿う方向」ということがある。）に延びている。ゲートトレンチ６は、互いに対向する平面状の１対の側面６１と、１対の側面６１の下端において、これらを連設する曲面状の底面６２とが一体的に形成されている。これにより、ゲートトレンチ６は、断面視略Ｕ字状に形成されている。ゲートトレンチ６は、ボディ領域５を層厚方向に貫通し、その最深部（底面６２）がドレイン領域４に達している。
【００３０】
ゲートトレンチ６内には、側面６１および底面６２の全域を覆うように、酸化シリコンからなるゲート絶縁膜７が形成されている。
【００３１】
そして、ゲートトレンチ６内には、ゲート絶縁膜７の内側にゲート電極８が埋設されている。ゲート電極８は、たとえば、Ｎ型不純物が高濃度にドーピングされたポリシリコンからなる。ゲート電極８は、ゲートトレンチ６のゲート幅に沿う方向に延びる平面視細長形状に形成されている。ゲート電極８の表面８１は、エピタキシャル層３の表面３１に対して一段低くなっている。
【００３２】
ゲート電極８上には、エッチングストッパ層１４が形成されている。エッチングストッパ層１４は、たとえば、窒化シリコン、ＳｉＯＮなどの絶縁材料からなる。エッチングストッパ層１４は、ゲートトレンチ６内におけるゲート電極８上を埋め尽くすように形成され、その表面２０がエピタキシャル層３の表面３１と面一をなしている。
【００３３】
エピタキシャル層３の表層部には、ゲートトレンチ６に対してゲート幅と直交する方向（図１Ａにおける左右方向）の両側に、ソース領域９が形成されている。ソース領域９は、ドレイン領域４のＮ型不純物濃度よりも高いＮ型不純物濃度（たとえば、１０１９／ｃｍ３）を有している。ソース領域９は、ゲートトレンチ６に沿ってゲート幅に沿う方向に延び、その底部がエピタキシャル層３の表面側からボディ領域５に接している。
【００３４】
また、エピタキシャル層３には、その表面３１から、ゲート幅と直交する方向におけるソース領域９の中央部を貫通し、ボディ領域５に接続されるＰ＋型のボディコンタクト領域１０が形成されている。
【００３５】
すなわち、ゲートトレンチ６およびソース領域９は、ゲート幅と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。そして、ソース領域９上に、ソース領域９に沿って、ゲート幅と直交する方向に隣接するユニットセル間の境界が設定されている。ボディコンタクト領域１０は、ゲート幅と直交する方向に隣接する２つのユニットセル間に跨って少なくとも１つ以上設けられている。また、ゲート幅に沿う方向に隣接するユニットセル間の境界は、各ユニットセルに含まれるゲート電極８が一定のゲート幅を有するように設定されている。
【００３６】
エピタキシャル層３上には、酸化シリコンからなる層間絶縁膜１１が積層されている。層間絶縁膜１１は、ソース領域９、ボディコンタクト領域１０およびエッチングストッパ層１４に接触してこれらを覆っている。これにより、エッチングストッパ層１４は、その裏面側から接触するゲート電極８とその表面側から接触する層間絶縁膜１１との間に介在されている。
【００３７】
層間絶縁膜１１のゲート電極８に対向する表面１２から、ゲートトレンチ６の深さ方向において、層間絶縁膜１１およびエッチングストッパ層１４を貫通し、ゲート電極８の途中に至るように、ゲートコンタクトホール１３が形成されている。ゲートコンタクトホール１３の底面は、ソースコンタクトホール１５（後述）の底面に対して、エピタキシャル層３の表面３１側に位置している。ゲートコンタクトホール１３は、図１Ｂに示すように、平面視でエッチングストッパ層１４のゲート幅と直交する方向の幅よりも小さい径を有する、略円形状に形成されている。これにより、エッチングストッパ層１４は、平面視において、ゲートコンタクトホール１３の全域を包含している。
【００３８】
また、層間絶縁膜１１には、ボディコンタクト領域１０に対向する部分に、ソースコンタクトホール１５が形成されている。ソースコンタクトホール１５は、層間絶縁膜１１を貫通し、ボディコンタクト領域１０の表層部を掘り下げて形成されている。これにより、ソースコンタクトホール１５には、その側面にソース領域９が露出し、その底面にボディコンタクト領域１０が露出している。
【００３９】
ゲートコンタクトホール１３には、導電材料からなるゲートコンタクトプラグ１６が埋設されている。第１導電プラグとしてのゲートコンタクトプラグ１６は、ゲート電極８に電気的に接続されている。
【００４０】
ソースコンタクトホール１５には、導電材料からなるソースコンタクトプラグ１７が埋設されている。第２導電プラグとしてのソースコンタクトプラグ１７は、ボディコンタクト領域１０およびソース領域９に電気的に接続されている。
【００４１】
また、層間絶縁膜１１上には、ゲートコンタクトプラグ１６と一体をなすゲート配線１８と、ソースコンタクトプラグ１７と一体をなすソース配線１９が、互いに絶縁されて形成されている。
【００４２】
ソース配線１９は、接地されている。ソース配線１９が接地されることにより、ソースコンタクトプラグ１７を介してソース配線１９に電気的に接続されるソース領域９およびボディ領域５の電位は、グランド電位とされる。
【００４３】
基板２の裏面には、ドレイン電極２２が形成されている。ドレイン電極２２には、ドレイン配線２３が接続されている。
【００４４】
ドレイン電極２２に適当な大きさの正電圧を印加しつつ、ゲート電極８の電位を制御することにより、ボディ領域５におけるゲート絶縁膜７との界面近傍にチャネルを形成して、ソース配線１９とドレイン配線２３との間に電流を流すことができる。
【００４５】
図２Ａ〜図２Ｍは、図１Ａに示す半導体装置の製造方法を工程順に示す模式的な断面図である。
【００４６】
まず、エピタキシャル成長法により、基板２上に、エピタキシャル層３が形成される。
【００４７】
次いで、熱酸化処理により、エピタキシャル層３の表面３１に、酸化シリコンからなる犠牲酸化膜２４が形成される。その後、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法、ＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）などの方法により、犠牲酸化膜２４上に、窒化シリコンからなる犠牲窒化膜２５が形成される。そして、犠牲酸化膜２４および犠牲窒化膜２５がパターニングされることによって、図２Ａに示すように、ゲートトレンチ６を形成すべき部分と対向する部分に開口２７を有するハードマスク２６が形成される。
【００４８】
次いで、ハードマスク２６を利用して、開口２７から露出する表面３１からのエッチングにより、図２Ｂに示すように、エピタキシャル層３に底面６２および１対の側面６１を有するゲートトレンチ６が形成される。
【００４９】
次いで、熱酸化処理により、図２Ｃに示すように、ゲートトレンチ６の内面に犠牲酸化膜２９が形成される。
【００５０】
その後、図２Ｄに示すように、犠牲窒化膜２５が除去される。さらに、犠牲酸化膜２４および犠牲酸化膜２９が除去される。これにより、エピタキシャル層３の表面３１およびゲートトレンチ６の内面が露出する。
【００５１】
次いで、熱酸化処理により、図２Ｅに示すように、エピタキシャル層３の表面３１およびゲートトレンチ６の内面に酸化膜３０が形成される。
【００５２】
次いで、ＣＶＤ（Chemical Vapor Deposition）法により、図２Ｆに示すように、エピタキシャル層３上に、ゲート電極の材料としてのポリシリコンの堆積層２８が形成される。ゲートトレンチ６は、堆積層２８により埋め尽くされ、エピタキシャル層３は、酸化膜３０を介して堆積層２８により覆われる。
【００５３】
その後、エッチバックにより、堆積層２８のゲートトレンチ６外に存在する部分が除去される。堆積層２８は、図２Ｇに示すように、そのエッチバック面が、エピタキシャル層３の表面３１に対して予め定める深さだけ低くなるまでエッチバックされる。これにより、ゲートトレンチ６内に残存する堆積層２８がゲート電極８となる。
【００５４】
続いて、ＣＶＤ法により、図２Ｈに示すように、エピタキシャル層３上に、エッチングストッパ層の材料からなる堆積層３２が形成される。ゲートトレンチ６は、堆積層３２により埋め尽くされ、エピタキシャル層３は、酸化膜３０を介して堆積層３２により覆われる。
【００５５】
次いで、エッチバックにより、堆積層３２のゲートトレンチ６外に存在する部分が除去される。すなわち、堆積層３２は、図２Ｉに示すように、そのエッチバック面（表面２０）とエピタキシャル層３の表面３１とが平坦になるまでエッチバックされる。これにより、ゲートトレンチ６内に残存する堆積層３２がエッチングストッパ層１４となる。
【００５６】
続いて、エッチングによって、エピタキシャル層３の表面３１上の酸化膜３０が除去される。これにより、図２Ｉに示すように、エピタキシャル層３の表面３１が露出するとともに、ゲートトレンチ６内に残存する酸化膜３０がゲート絶縁膜７となる。
【００５７】
次いで、イオン注入法により、Ｐ型不純物（たとえば、ホウ素イオン）がエピタキシャル層３にその表面３１から導入される。そして、Ｐ型不純物を拡散させるための熱処理が行われることにより、図２Ｊに示すように、ゲートトレンチ６の側方に、ゲートトレンチ６の上端から底部に至るボディ領域５が形成される。また、ゲートトレンチ６の底部から基板２に至るエピタキシャル層３の基層部には、ボディ領域５と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域４が形成される。
【００５８】
次いで、イオン注入法により、Ｎ型不純物（たとえば、ヒ素イオン）がエピタキシャル層３にその表面３１から導入される。そして、Ｎ型不純物を拡散させるための熱処理が行われることにより、図２Ｊに示すように、エピタキシャル層３の表層部にソース領域９が形成される。さらに、イオン注入法により、Ｐ型不純物（たとえば、ホウ素イオン）がエピタキシャル層３にその表面３１から導入される。そして、Ｐ型不純物を拡散させるための熱処理が行われることにより、図２Ｊに示すように、ソース領域９を貫通してボディ領域５に接するボディコンタクト領域１０が形成される。
【００５９】
その後、ＣＶＤ法により、図２Ｋに示すように、エピタキシャル層３に層間絶縁膜１１が積層される。
【００６０】
次いで、フォトリソグラフィにより、層間絶縁膜１１上にマスク（図示せず）が形成される。このマスクには、層間絶縁膜１１の、ゲートトレンチ６に対向する部分およびボディコンタクト領域１０に対向する部分をそれぞれ露出させる開口が形成されている。
【００６１】
そして、当該マスクの開口から露出する層間絶縁膜１１の複数の部分に対して、同じエッチングガスが同時に供給される。エッチングガスとしては、層間絶縁膜１１（酸化シリコン）およびエピタキシャル層３（シリコン）をエッチングすることのできるガス、たとえば、ＣＦ４ガスなどが用いられる。
【００６２】
このエッチング工程においては、まず、ゲートトレンチ６上およびボディコンタクト領域１０上の層間絶縁膜１１が同時にエッチングされる。層間絶縁膜１１のエッチング後、ボディコンタクト領域１０上では、エピタキシャル層３（ボディコンタクト領域１０）がエッチングされる。一方、ゲートトレンチ６上では、エッチングストッパ層１４がエッチングされる。そして、ボディコンタクト領域１０上において、ソース領域９が露出するまでエッチングガスが供給された後、エッチングガスの供給が停止される。これにより、図２Ｌに示すように、ボディコンタクト領域１０およびソース領域９を露出させるソースコンタクトホール１５と、エッチングストッパ層１４を貫通し、ゲート電極８を露出させるゲートコンタクトホール１３とが同時に形成される。
【００６３】
なお、ＣＦ４ガスに対する、エピタキシャル層３を形成するシリコンのエッチングレートは、たとえば、２００〜３００ｎｍ／ｍｉｎである。また、エッチングストッパ層１４を形成する窒化シリコンのエッチングレートは、シリコンよりも小さく、たとえば、１５〜２０ｎｍ／ｍｉｎである。また、ゲート電極８を形成するポリシリコンのエッチングレートは、シリコンよりも大きく、たとえば、３５０〜４５０ｎｍ／ｍｉｎである。
【００６４】
その後、スパッタ法により、エピタキシャル層３上に、導電材料が成膜される。導電材料は、ゲートコンタクトホール１３およびソースコンタクトホール１５を埋め尽くし、層間絶縁膜１１上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、層間絶縁膜１１上の導電材料がパターニングされる。これにより、図２Ｍに示すように、それぞれ一体をなす、ゲートコンタクトプラグ１６およびゲート配線１８と、ソースコンタクトプラグ１７およびソース配線１９とが同時に形成される。また、スパッタ法により、基板２の裏面にドレイン電極２２が形成される。
【００６５】
以上の工程を経て、図１Ａに示す半導体装置１が得られる。
【００６６】
上述したように、ゲートコンタクトホール１３およびソースコンタクトホール１５の形成のためのエッチングガスとして、ＣＦ４ガスが用いられる。そして、ＣＦ４ガスに対するエッチングストッパ層１４のエッチングレートは、たとえば、１５〜２０ｎｍ／ｍｉｎであり、エピタキシャル層３のエッチングレート（たとえば、２００〜３００ｎｍ／ｍｉｎ）よりも小さい。
【００６７】
そのため、ゲートコンタクトホール１３およびソースコンタクトホール１５の形成時に、単位時間当たりのエッチングストッパ層１４のエッチング量を、単位時間当たりのエピタキシャル層３のエッチング量よりも少なくすることができる。その結果、ゲートコンタクトホール１３の深さをソースコンタクトホール１５の深さよりも浅くすることができ、ゲート電極８が深く掘り下げられることを防止できる。よって、ゲートコンタクトプラグ１６とドレイン領域４との距離を長く確保することができ、ゲート−ドレイン間におけるリーク電流の発生を抑制することができる。
【００６８】
図３は、本発明の第２の実施形態に係る半導体装置の模式的な断面図である。図３において、図１Ａに示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
【００６９】
図３の半導体装置４１では、エッチングストッパ層１４は、たとえば、金属元素（モリブデン（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）など）とシリコンとの化合物（メタルシリサイド）、アルミニウム（Ａｌ）、銅（Ｃｕ）などの導電材料からなる。
【００７０】
ゲートコンタクトホール１３は、その底面がエッチングストッパ層１４の層厚方向途中に位置するように形成されている。そして、ゲートコンタクトホール１３に埋設されるゲートコンタクトプラグ１６は、エッチングストッパ層１４に当接し、エッチングストッパ層１４を介してゲート電極８に電気的に接続されている。
【００７１】
その他の構成は、前述の第１の実施形態の場合と同様であり、また、動作も同様である。
【００７２】
以上、本発明の複数の実施形態を説明したが、本発明は、他の形態で実施することができる。
【００７３】
たとえば、半導体装置１の各半導体部分は、その導電型が反対導電型であってもよい。すなわち、半導体装置１および半導体装置４１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
【００７４】
また、エッチングストッパ層１４は、図４に示すように、平面視でゲートコンタクトホール１３よりもやや大きい外形を有する円環状に形成されていてもよい。
【００７５】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００７６】
【図１Ａ】本発明の第１の実施形態に係る半導体装置の模式的な断面図である。
【図１Ｂ】図１Ａのエッチングストッパおよびその付近を図解的に示す平面図である。
【図２Ａ】図１Ａに示す半導体装置の製造方法を説明するための模式的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す模式的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す模式的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す模式的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す模式的な断面図である。
【図２Ｆ】図２Ｅの次の工程を示す模式的な断面図である。
【図２Ｇ】図２Ｆの次の工程を示す模式的な断面図である。
【図２Ｈ】図２Ｇの次の工程を示す模式的な断面図である。
【図２Ｉ】図２Ｈの次の工程を示す模式的な断面図である。
【図２Ｊ】図２Ｉの次の工程を示す模式的な断面図である。
【図２Ｋ】図２Ｊの次の工程を示す模式的な断面図である。
【図２Ｌ】図２Ｋの次の工程を示す模式的な断面図である。
【図２Ｍ】図２Ｌの次の工程を示す模式的な断面図である。
【図３】本発明の第２の実施形態に係る半導体装置の模式的な断面図である。
【図４】図１Ｂに示すエッチングストッパ層の変形例を示す平面図である。
【図５】従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
【符号の説明】
【００７７】
１ 半導体装置
３ エピタキシャル層（半導体層）
４ ドレイン領域
５ ボディ領域
６ ゲートトレンチ
８ ゲート電極
９ ソース領域
１０ ボディコンタクト領域
１１ 層間絶縁膜（絶縁膜）
１２ 表面（絶縁膜の表面）
１３ ゲートコンタクトホール（第１コンタクトホール）
１４ エッチングストッパ層
１５ ソースコンタクトホール（第２コンタクトホール）
１６ ゲートコンタクトプラグ（第１導電プラグ）
１７ ソースコンタクトプラグ（第２導電プラグ）
３１ 表面（半導体層の表面）
４１ 半導体装置
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の表面から堀り下がったゲートトレンチと、
前記半導体層において、前記ゲートトレンチの側方に形成された第１導電型のボディ領域と、
前記半導体層の表層部に形成され、前記ボディ領域に前記半導体層の表面側から接する第２導電型のソース領域と、
前記半導体層の表面から前記ソース領域を貫通して、前記ボディ領域に接続される第２導電型のボディコンタクト領域と、
前記半導体層の基層部に形成され、前記ボディ領域に前記半導体層の表面側とは反対側の裏面側から接する第１導電型のドレイン領域と、
前記ゲートトレンチに埋設されたゲート電極と、
前記半導体層上に積層された絶縁膜と、
前記絶縁膜における前記ゲート電極に対向する部分に形成され、前記絶縁膜を貫通する第１コンタクトホールと、
前記絶縁膜における前記ボディコンタクト領域に対向する部分に形成され、前記絶縁膜を貫通する第２コンタクトホールと、
前記第１コンタクトホールを介して、前記ゲート電極に電気的に接続される第１導電プラグと、
前記第２コンタクトホールを介して、前記ソース領域および前記ボディコンタクト領域に電気的に接続される第２導電プラグと、
平面視で前記第１コンタクトホールと重なる領域において、前記ゲート電極と前記絶縁膜との間に介在され、前記ゲート電極の材料と異なり、かつ、前記半導体層の材料とエッチングレートの異なる材料からなるエッチングストッパ層とを備える、半導体装置。
【請求項２】
前記エッチングストッパ層が、絶縁材料からなり、
前記第１導電プラグが、前記エッチングストッパ層を貫通して前記ゲート電極に接続されている、請求項１に記載の半導体装置。
【請求項３】
前記エッチングストッパ層が、導電材料からなる、請求項１に記載の半導体装置。
【請求項１】
半導体層と、
前記半導体層の表面から堀り下がったゲートトレンチと、
前記半導体層において、前記ゲートトレンチの側方に形成された第１導電型のボディ領域と、
前記半導体層の表層部に形成され、前記ボディ領域に前記半導体層の表面側から接する第２導電型のソース領域と、
前記半導体層の表面から前記ソース領域を貫通して、前記ボディ領域に接続される第２導電型のボディコンタクト領域と、
前記半導体層の基層部に形成され、前記ボディ領域に前記半導体層の表面側とは反対側の裏面側から接する第１導電型のドレイン領域と、
前記ゲートトレンチに埋設されたゲート電極と、
前記半導体層上に積層された絶縁膜と、
前記絶縁膜における前記ゲート電極に対向する部分に形成され、前記絶縁膜を貫通する第１コンタクトホールと、
前記絶縁膜における前記ボディコンタクト領域に対向する部分に形成され、前記絶縁膜を貫通する第２コンタクトホールと、
前記第１コンタクトホールを介して、前記ゲート電極に電気的に接続される第１導電プラグと、
前記第２コンタクトホールを介して、前記ソース領域および前記ボディコンタクト領域に電気的に接続される第２導電プラグと、
平面視で前記第１コンタクトホールと重なる領域において、前記ゲート電極と前記絶縁膜との間に介在され、前記ゲート電極の材料と異なり、かつ、前記半導体層の材料とエッチングレートの異なる材料からなるエッチングストッパ層とを備える、半導体装置。
【請求項２】
前記エッチングストッパ層が、絶縁材料からなり、
前記第１導電プラグが、前記エッチングストッパ層を貫通して前記ゲート電極に接続されている、請求項１に記載の半導体装置。
【請求項３】
前記エッチングストッパ層が、導電材料からなる、請求項１に記載の半導体装置。
【図１Ａ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図２Ｊ】
【図２Ｋ】
【図２Ｌ】
【図２Ｍ】
【図３】
【図４】
【図５】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図２Ｊ】
【図２Ｋ】
【図２Ｌ】
【図２Ｍ】
【図３】
【図４】
【図５】
【公開番号】特開２０１０−１４７２９８（Ｐ２０１０−１４７２９８Ａ）
【公開日】平成２２年７月１日（２０１０．７．１）
【国際特許分類】
【出願番号】特願２００８−３２３９０８（Ｐ２００８−３２３９０８）
【出願日】平成２０年１２月１９日（２００８．１２．１９）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２２年７月１日（２０１０．７．１）
【国際特許分類】
【出願日】平成２０年１２月１９日（２００８．１２．１９）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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