半導体装置の製造方法
【課題】半導体装置の絶縁膜の上に形成される金属配線または金属電極の接着力を向上させる。
【解決手段】窒化タングステン６ｂをタングステン６ｃの側面にまで設けて、タングステン６ｃと窒化タングステン６ｂとが接触している面積を増やす。ゲート絶縁膜２上に、ゲート絶縁膜２との接着力が強いポリシリコンサイドウォール５を配置する。タングステン６ｃの側面にある窒化タングステン６ｂにはポリシリコンサイドウォール５を密着させる。
【解決手段】窒化タングステン６ｂをタングステン６ｃの側面にまで設けて、タングステン６ｃと窒化タングステン６ｂとが接触している面積を増やす。ゲート絶縁膜２上に、ゲート絶縁膜２との接着力が強いポリシリコンサイドウォール５を配置する。タングステン６ｃの側面にある窒化タングステン６ｂにはポリシリコンサイドウォール５を密着させる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はＭＯＳ（Metal Oxide Semiconductor）キャパシタ、ＭＯＳトランジスタおよび半導体集積回路などの半導体装置に関し、特に絶縁膜上に導体が形成されている半導体装置に関するものである。
【背景技術】
【０００２】
従来の半導体装置の例として、ＭＯＳキャパシタ、ＭＯＳトランジスタおよび半導体集積回路を挙げて説明する。ＭＯＳキャパシタおよびＭＯＳトランジスタではゲート絶縁膜上の電極が、絶縁膜上に形成される導体に相当する。また、半導体集積回路では層間絶縁膜上の配線が、絶縁膜上に形成される導体に相当する。
【０００３】
図６１は、従来のＭＯＳキャパシタの断面構造の一例を示す模式図である。図６１に示すＭＯＳキャパシタにおいては、半導体基板２０１ａ上の一方主面に在るＮ型不純物拡散層２０１ｂ上に、ゲート絶縁膜２０２が設けられている。そのゲート絶縁膜２０２上に、ホウ素がドープされたポリシリコン２０３とタングステンシリサイド２０４が順に積層されてゲート電極を構成している。そのタングステンシリサイド２０４の上には、絶縁膜２０５が形成される。図６１に記入された矢印２０６は、ポリシリコン２０３中のホウ素がゲート絶縁膜２０２を突き抜けてＮ型不純物拡散層２０１ｂへ達することを表している。このようなポリシリコン２０３中のホウ素がゲート絶縁膜２０２を突き抜ける現象は、半導体基板２０１ａ中のドーパントを電気的に活性化するために行われる熱処理によってホウ素がゲート絶縁膜２０２中を熱拡散することによって起こる。このため、ＭＯＳ構造のしきい値電圧が変動する問題がある。また、ポリシリコン２０３中のホウ素は、矢印２０７で示すように、ポリシリコン２０３からタングステンシリサイド（ＷＳｉｘ）２０４へ、上述の熱処理中に吸い出される。なお、ＷＳｉｘのｘは組成比を表しており、通常、２から３の間の値をとる。
【０００４】
ゲート絶縁膜２０２を突き抜けたりタングステンシリサイド２０４に吸い出されたりすることによるホウ素の移動によって、ポリシリコン２０３中のホウ素の濃度が下がると、半導体基板２０１ａを基準とする負の電圧をタングステンシリサイド２０４に印加したときにポリシリコン２０３が空乏化する。ポリシリコン２０３が空乏化すると、チャネルが反転する領域、すなわち負の電圧印加領域で、図６２に示すようにゲート容量が減少する。
【０００５】
ＭＯＳキャパシタと同様のことがＭＯＳトランジスタにおいても発生する。図６３は、従来のＤＲＡＭのメモリセルを構成するＭＯＳトランジスタの断面構造を示している。まず、図６３のＭＯＳトランジスタの構造について説明する。図６３のＭＯＳトランジスタは、半導体基板１ａの一方主面上にシリコン酸化膜で形成されたシャロートレンチアイソレーション（Shallow Trench Isolation）２０によって、半導体基板１ａ上の他の素子（図示省略）から分離されている。以下、シャロートレンチアイソレーションをＳＴＩと記す。ＳＴＩ２０で囲まれた半導体基板１ａの一方主面内に、ストレージキャパシタ（図示省略）に接続されるＮ型ソース／ドレイン領域１３が形成されている。ＳＴＩ２０で囲まれた半導体基板１ａの一方主面内に、Ｎ型ソース／ドレイン領域１３と接しないようにＮ型ソース／ドレイン領域１４が形成されている。このＮ型ソース／ドレイン領域１４は、ビット線（図示省略）に接続される。半導体基板１ａ内においてＮ型ソース／ドレイン領域１３とＮ型ソース／ドレイン領域１４に挟まれた領域がチャネル領域であるが、そのチャネル領域の半導体基板１ａの一方主面上に、ゲート絶縁膜２は形成されている。ゲート絶縁膜２の上にドープトポリシリコン１８が層状に形成されており、そのドープトポリシリコン１８の上にタングステンシリサイド１９が層状に形成されている。これらドープトポリシリコン１８とタングステンシリサイド１９とがゲート電極を構成する。また、半導体基板１ａの一方主面上には、ゲート絶縁膜２とゲート電極とを覆うように窒化酸化膜１０ａが形成され、その窒化酸化膜１０ａの上には約５０ｎｍの膜厚を持った絶縁膜１０ｂが形成されている。
ＭＯＳキャパシタと同様の理由により、ドープトポリシリコン１８が空乏化してゲート容量が減少すると、ＭＯＳトランジスタにおいてはドレイン電流が減少し、回路性能が劣化する。例えば、特開平５−２４３５６４号公報にはしきい値電圧調整のためタングステンサイドウォールとリンドープトポリシリコンとの組み合わせからなるＭＯＳトランジスタが開示されているが、このような構成であってもゲート電極の空乏化の問題が存在する。
【０００６】
上記のゲート空乏化の問題を解決するための一つの方法として、金属ゲート電極を用いることが提案されている。図６４は、金属ゲート電極を用いてＭＯＳキャパシタの構造の一例を示している。図６４のＭＯＳキャパシタにおいては、図６１のポリシリコン２０３とタングステンシリサイド２０４に代えて、タングステン２０９が用いられている。このタングステン２０９は、膜厚の薄い窒化タングステン２０８（ＷＮｘ）を挟んで、ゲート絶縁膜２０２の上に形成されている。窒化タングステン２０８がタングステン２０９の下に敷かれているのは、タングステン原子がゲート絶縁膜２０２中へ拡散して固定電荷を形成するのを防ぐためである。固定電荷が形成されると、トランジスタのしきい値電圧が設計段階で想定している以上に大きく変動するという不具合を発生する。また、タングステン原子が他の領域へ拡散するのを防止する目的で、タングステン２０９の上に絶縁膜２０５が設けられている。図６４に示すＭＯＳキャパシタの構造では、ゲート電極での空乏化は起こらない。そのため、ゲート空乏化に起因したドレイン電流の減少も生じない。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来の半導体装置は上記のように構成されており、金属ゲート電極とゲート絶縁膜の間に窒化タングステンなどの金属窒化物を挟んでも、タングステンなどの金属ゲート電極とゲート絶縁膜との密着性が悪く、金属ゲート電極は剥がれやすいという問題がある。この問題は、特にゲート長２１０やゲート幅が小さくなるにつれてゲート絶縁膜２０２とタングステン２０９が接する面積が小さくなるので、半導体装置の微細化が進むと益々重要な問題となる。
【０００８】
この剥がれの問題は、ゲート電極にタングステンを用いた場合のみならず、例えば、金属をＤＲＡＭのビット線として用いた場合にも同様の問題が生じる。例えば、図６５は、ＤＲＡＭのメモリセルが形成されている領域をワード線と平行な一断面で切断したときの断面構造を示しているが、タングステンなどの金属で形成されたビット線２１９において剥がれの問題が生じる。
【０００９】
ここで、ＤＲＡＭのうち図６５に示されている構造について説明する。半導体基板１ａの一方主面には、ＳＴＩ２０が形成されており、このＳＴＩ２０はＮ型不純物拡散層２２０を構成要素とするＭＯＳトランジスタを分離している。このような構造を持った半導体基板１ａの上には、その全面に層間絶縁膜２１２が形成され、その層間絶縁膜２１２の上には窒化膜２１３が形成されている。これら窒化膜２１３と層間絶縁膜２１２とを貫通してＮ型不純物拡散層２２０に達するスルーホール内部と窒化膜２１３の上とにストレージノード２１５が形成されている。ストレージノード２１５に対応するセルプレート２１７とストレージノード２１５との間には、誘電体２１６が挟まれている。ストレージノード２１５とセルプレート２１７を覆う層間絶縁膜２１４が窒化膜２１３上に形成されている。この層間絶縁膜２１４の上に絶縁膜２１８が形成され、その絶縁膜２１８上にビット線２１９が配置されている。
【００１０】
ビット線２１９は、絶縁膜２１８上にタングステン膜を堆積した後、パターニングしたレジストをマスクとして、余分なタングステン膜をエッチング除去することによって形成される。ＤＲＡＭの世代交代が進むにつれてメモリセルの集積度の向上が予想されるが、現在、ビット線２１９の線幅は０．１μｍから０．２μｍ程度が最小値である。図６５のような構造においても、絶縁膜２１８とタングステン製の配線２１９との密着力が弱いため、ウェーハ上のビット線の一部の領域で、配線２１９が絶縁膜２１８から剥がれて、断線したり、また剥がれたタングステンがずれて、隣のビット線とショートする問題が生じる。
【００１１】
この発明は上記の問題点を解消するためになされたものであり、導体とその導体が形成されている絶縁膜との間の接着力を向上させることを目的とする。さらに、ＭＯＳトランジスタの場合には、金属と同等かそれよりも高い導電性を持った材料でゲート電極を構成することによってゲート電極で空乏化を起こさせないようにすることを目的とする。
【課題を解決するための手段】
【００１２】
この発明に係る請求項１記載の半導体装置の製造方法は、表面を有する半導体基板を用意する工程と、前記半導体基板の表面上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に前記第１絶縁膜の一部が露出するような開口部を有する第２絶縁膜を形成する工程と、前記開口部に金属酸化物を形成する工程と、前記金属酸化物が形成された前記開口部において、前記金属酸化物を覆うように金属を埋め込む工程とを有する。
【００１３】
請求項２記載の半導体装置の製造方法において、前記金属を埋め込む工程は、前記金属酸化物上にバリア膜を形成する工程と、前記金属酸化物が形成された前記開口部において、前記バリア膜に接するように前記金属を埋め込む工程とを含む。
【００１４】
この発明に係る請求項３記載の半導体装置の製造方法は、表面を有する半導体基板を用意する工程と、前記半導体基板の表面上に第１絶縁膜を形成する工程と、前記絶縁膜上に前記第１絶縁膜の一部が露出するような開口部を有する第２絶縁膜を形成する工程と、前記開口部に金属窒化物を形成する工程と、前記金属窒化物が形成された前記開口部において、前記金属窒化物を覆うように金属を埋め込む工程とを有する。
【００１５】
請求項４記載の半導体装置の製造方法において、前記金属を埋め込む工程は、前記金属窒化物上にバリア膜を形成する工程と、前記金属窒化物が形成された前記開口部において、前記バリア膜に接するように前記金属を埋め込む工程とを含む。
【００１６】
この発明に係る請求項５記載の半導体装置の製造方法は、半導体基板の一方主面に第１絶縁膜を形成する工程と、前記第１絶縁膜上に接着部材を形成する工程と、前記第１絶縁膜上および前記接着部材の側面上にバリア層を形成する工程と、前記バリア層上に金属を形成する工程とを備え、前記バリア層は、前記金属を構成している物質の拡散を防止することを特徴とする。
【００１７】
請求項６記載の半導体装置の製造方法において、前記接着部材を形成する工程は、前記絶縁膜との間の接着力および前記バリア層との間の接着力が前記金属と前記バリア層との間の接着力よりも大きい材質を用いて前記接着部材を形成する工程を含むことを特徴とする。
【発明の効果】
【００１８】
第１の態様の半導体装置の製造方法によれば、バリア層が導体の側面と接している分だけ接触面積が増大するので、導体が半導体基板から剥がれ難くなるという効果がある。
【００１９】
第２の態様の半導体装置の製造方法によれば、接着部材の側面上のバリア層が剥がれにくいので、導体と絶縁膜の間における接着力の向上を実効あるものとすることができるという効果がある。
【００２０】
第３の態様の半導体装置の製造方法によれば、接着部材と導体の接着力の分だけ導体と半導体基板の接着力が向上し、導体が半導体基板から剥がれ難くなるという効果がある。
【００２１】
第４の態様の半導体装置の製造方法によれば、穴を接着部材が形成されるべき場所に形成すれば、接着部材を所望の位置に所望の平面形状で簡単に設けることができるという効果がある。
【００２２】
第５の態様の半導体装置の製造方法によれば、穴を形成するときに第１の絶縁膜に与えるエッチング等のダメージを小さくすることができるという効果がある。
【００２３】
第６の態様の半導体装置の製造方法によれば、穴の中に接着部材と導体とを一緒に埋め込むという簡単な作業で接着部材を導体の側面に簡単に形成することができるという効果がある。
【００２４】
第７の態様の半導体装置の製造方法によれば、平坦化後に、導体の段差に起因した不具合、例えば第２の絶縁膜上の導体の残りや穴の中に存する導体の削り過ぎなどの不具合を減少させることができるという効果がある。
【００２５】
第８の態様の半導体装置の製造方法によれば、穴が均一に配置されることによって前記第２の絶縁膜上に存する前記導体の段差が小さくなり、平坦化後に、導体の段差に起因した不具合、例えば第２の絶縁膜上の導体の残りや穴の中に存する導体の削り過ぎなどの不具合を減少させることができるという効果がある。
【００２６】
第９の態様の半導体装置によれば、接着部材と導体の接着力の分だけ導体と半導体基板の接着力が向上し、導体が半導体基板から剥がれ難くなるという効果がある。
【００２７】
第１０の態様の半導体装置によれば、第１の導体と絶縁膜と接着部材の３者の間の接着力の関係を容易に実現できるという効果がある。
【００２８】
第１１の態様の半導体装置によれば、バリア層が導体の側面と接している分だけ接触面積が増大するので、導体が半導体基板から剥がれ難くなるという効果がある。
【００２９】
第１２の態様の半導体装置によれば、接着部材の側面上のバリア層が剥がれにくいので、導体と絶縁膜の間における接着力の向上を実効あるものとすることができるという効果がある。
【００３０】
第１３の態様の半導体装置によれば、バリア層の機能並びに絶縁膜と下層部との間の接着力、下層部とバリア層との間の接着力および第１の導体とバリア層との間の接着力の関係を容易に実現することができるという効果がある。
【００３１】
第１４の態様の半導体装置によれば、第１の導体と接着部材からなるゲート電極の幅が第１の導体の上底、例えば第１の導体がフォトリソグラフィによって形成される場合にはマスクの幅よりも広くならないので、集積度を向上するのに適した構造を得ることができるという効果がある。
【００３２】
第１５の態様の半導体装置によれば、ＭＯＳトランジスタのゲート電極の剥がれを防止して、ゲート電極とゲート絶縁膜との間に隙間ができてＭＯＳトランジスタが設計通りの機能を発揮しなくなるのを防止することができる。
【００３３】
第１６の態様の半導体装置によれば、ゲート絶縁膜に高い誘電率を持たせつつ、第１の導体が半導体基板に接着する力を向上させることができるという効果がある。
【００３４】
第１７の態様の半導体装置によれば、シリコンあるいはシリコンゲルマニウムが空乏化してゲート端での電界強度を緩和できるという効果がある。
【００３５】
第１８の態様の半導体装置によれば、ゲート電極が空乏化しないＭＯＳトランジスタを容易に形成することができるという効果がある。
【００３６】
第１９の態様の半導体装置によれば、しきい値電圧のロールオフが緩やかなＭＯＳトランジスタを形成しやすくなるという効果がある。
【００３７】
第２０の態様の半導体装置によれば、集積回路の中に多数存在する配線が剥離しにくくなり、丈夫で扱いやすい半導体装置を得ることができるという効果がある。
【００３８】
第２１の態様の半導体装置によれば、第２の導体の剥離を防止することができ、例えば第２の導体の剥離による断線や短絡を防止できるという効果がある。なお、請求項番号と態様番号との間に相関はない。
【図面の簡単な説明】
【００３９】
【図１】実施の形態１の半導体装置の製造方法における一製造工程を示す模式図である。
【図２】実施の形態１の半導体装置の製造方法における一製造工程を示す模式図である。
【図３】実施の形態１の半導体装置の製造方法における一製造工程を示す模式図である。
【図４】実施の形態１の半導体装置の製造方法における一製造工程を示す模式図である。
【図５】実施の形態１の半導体装置の製造方法における一製造工程を示す模式図である。
【図６】しきい値電圧のロールオフについて説明するためのグラフである。
【図７】実施の形態２の半導体装置の製造方法における一製造工程を示す模式図である。
【図８】実施の形態２の半導体装置の製造方法における一製造工程を示す模式図である。
【図９】従来の半導体装置の製造方法における一製造工程を示す模式図である。
【図１０】従来の半導体装置の製造方法における一製造工程を示す模式図である。
【図１１】実施の形態３の半導体装置の製造方法における一製造工程を示す模式図である。
【図１２】実施の形態３の半導体装置の製造方法における一製造工程を示す模式図である。
【図１３】実施の形態３の半導体装置の製造方法における一製造工程を示す模式図である。
【図１４】実施の形態４の半導体装置の製造方法における一製造工程を示す模式図である。
【図１５】実施の形態４の半導体装置の製造方法における一製造工程を示す模式図である。
【図１６】実施の形態４の半導体装置の製造方法における一製造工程を示す模式図である。
【図１７】従来の半導体装置の製造方法における一製造工程を示す模式図である。
【図１８】従来の半導体装置の製造方法における一製造工程を示す模式図である。
【図１９】従来の半導体装置の製造方法における一製造工程を示す模式図である。
【図２０】実施の形態５の半導体装置の製造方法における一製造工程を示す模式図である。
【図２１】実施の形態５の半導体装置の製造方法における一製造工程を示す模式図である。
【図２２】実施の形態６の半導体装置の製造方法における一製造工程を示す模式図である。
【図２３】実施の形態６の半導体装置の製造方法における一製造工程を示す模式図である。
【図２４】実施の形態６の半導体装置の製造方法における一製造工程を示す模式図である。
【図２５】実施の形態７の半導体装置の一構成例を示す模式図である。
【図２６】実施の形態７の半導体装置の他の構成例を示す模式図である。
【図２７】実施の形態７の半導体装置の製造方法における一製造工程を示す模式図である。
【図２８】実施の形態７の半導体装置の製造方法における一製造工程を示す模式図である。
【図２９】実施の形態７の半導体装置の製造方法における一製造工程を示す模式図である。
【図３０】実施の形態７の半導体装置の製造方法における一製造工程を示す模式図である。
【図３１】実施の形態７の半導体装置の一構成例を示す模式図である。
【図３２】実施の形態７の半導体装置の他の構成例を示す模式図である。
【図３３】従来のＭＯＳ構造を説明するための概念図である。
【図３４】半導体のバンド構造を説明するためのバンド図である。
【図３５】ＭＯＳ構造のバンド構造を説明するための図である。
【図３６】Ｎ型半導体基板上に形成されたＮ+ポリシリコンゲート電極を有するＭＯＳ構造のバンド図である。
【図３７】Ｎ型半導体基板上に形成されたＰ+ポリシリコンゲート電極を有するＭＯＳ構造のバンド図である。
【図３８】Ｐ型半導体基板上に形成されたＮ+ポリシリコンゲート電極を有するＭＯＳ構造のバンド図である。
【図３９】Ｐ型半導体基板上に形成されたＰ+ポリシリコンゲート電極を有するＭＯＳ構造のバンド図である。
【図４０】ゲート電極と半導体の仕事関数差と半導体中のドーパント濃度の関係を示す図である。
【図４１】実施の形態８の半導体装置のゲート電極部分を示す模式図である。
【図４２】実施の形態８の半導体装置のゲート電極部分を示す模式図である。
【図４３】実施の形態８の半導体装置のゲート電極部分を示す模式図である。
【図４４】実施の形態８の半導体装置のゲート電極部分を示す模式図である。
【図４５】実施の形態９の半導体装置の製造方法における一製造工程を示す模式図である。
【図４６】実施の形態９の半導体装置の製造方法における一製造工程を示す模式図である。
【図４７】実施の形態９の半導体装置の製造方法における一製造工程を示す模式図である。
【図４８】実施の形態９の半導体装置の製造方法における一製造工程を示す模式図である。
【図４９】実施の形態９の半導体装置の製造方法における一製造工程を示す模式図である。
【図５０】実施の形態９の半導体装置の製造方法における一製造工程を示す模式図である。
【図５１】実施の形態９の半導体装置の製造方法における一製造工程を示す模式図である。
【図５２】実施の形態９の半導体装置の製造方法における一製造工程を示す模式図である。
【図５３】実施の形態９の半導体装置の製造方法における一製造工程を示す模式図である。
【図５４】実施の形態９の半導体装置の製造方法における一製造工程を示す模式図である。
【図５５】実施の形態１０の半導体装置の一構成例を示す模式図である。
【図５６】実施の形態１の半導体装置の一部を拡大した部分拡大図である。
【図５７】実施の形態１０の半導体装置の製造方法における一製造工程を示す模式図である。
【図５８】実施の形態１０の半導体装置の製造方法における一製造工程を示す模式図である。
【図５９】実施の形態１０の半導体装置の一部を拡大した部分拡大図である。
【図６０】実施の形態１０の半導体装置の一構成例を示す模式図である。
【図６１】従来の半導体装置の一構成例を示す模式図である。
【図６２】従来の半導体装置のゲート容量のゲート電圧依存性を示す図である。
【図６３】従来の半導体装置の他の構成例を示す模式図である。
【図６４】従来の半導体装置の他の構成例を示す模式図である。
【図６５】従来の半導体装置の他の構成例を示す模式図である。
【図６６】実施の形態３による半導体装置の製造方法における他の製造工程を示す模式図である。
【図６７】実施の形態３による半導体装置の製造方法における他の製造工程を示す模式図である。
【図６８】実施の形態６による半導体装置の製造方法における他の製造工程を示す模式図である。
【発明を実施するための形態】
【００４０】
実施の形態１．
この発明の実施の形態１による半導体装置の製造方法では、半導体基板の一方主面に絶縁膜を形成し、さらにその絶縁膜上に接着部材を形成する。その後、絶縁膜上および接着部材の側面上にバリア層が形成される。バリア層の上に導体が形成される。接着部材は、絶縁膜との間の接着力およびバリア層との間の接着力が導体とバリア層との間の接着力よりも大きい材質からなっており、絶縁膜上に形成される。また、バリア層を構成する材質は、導体を構成している物質の拡散を防止する機能を有している。このバリア層は、接着部材と導体との間に形成され、これら両層に接している。このバリア層によって、導体の構成材料が接着部材の内部に侵入するのを防止することができ、接着部材を介して絶縁膜に導体の構成部材が侵入するのを防止することができる。絶縁膜と下層部との間の接着力および下層部とバリア層との間の接着力は、導体とバリア層との間の接着力よりも大きいので、導体側面部分がバリア層に接着している分だけ接着部材を持たない構造の半導体装置に比べて接着力が向上する。そのため、その後の製造工程中において、導体が絶縁膜から剥がれ難くなり、不良品が発生する割合が減少する。
【００４１】
図１から図５は、それぞれ、実施の形態１による半導体装置の製造方法を説明するための図であり、各製造工程における、半導体基板の断面構造を示す模式図である。半導体装置の各構成要素が半導体基板に形成されるが、これらの構成要素のうちで発明の説明にとって重要でないものは、図１から図５において省略されている。例えば、半導体装置がＭＯＳトランジスタを含む半導体集積回路である場合、まず、半導体基板に形成されるＭＯＳトランジスタを他の素子から分離するためのＳＴＩ形成後、ウェルやチャネルなどを形成するためのイオン注入が行われるなどして半導体装置が形成されるが、省略されているのはこれらＳＴＩや他の素子等である。
【００４２】
図１に示す断面構造を得るためにまず、半導体基板１ａの一方主面に約３ｎｍの膜厚を持つゲート絶縁膜２が例えばシリコン酸化膜で形成される。次に膜厚約１００ｎｍの絶縁膜３がゲート絶縁膜２上に形成された後、その絶縁膜３上にレジストが塗布され、転写工程を経てそのレジストがパターニングされる。このレジストをマスクとして、絶縁膜３の一部が異方性エッチングにより除去されて溝４が形成される。ゲート電極を形成するための穴である溝４はゲート電極が形成されるべきところに形成される。異方性エッチングの際にゲート絶縁膜２と絶縁膜３との間でエッチングの選択比がないと、ゲート絶縁膜２までもがエッチングにより除去されてしまうので、選択比を十分に大きくとることが望ましい。例えば、絶縁膜３にはＣＶＤ法で形成されたシリコン窒化膜（Ｓｉ3Ｎ4）とシリコン酸化膜（ＳｉＯ2）の２層構造の膜が用いられ、ゲート酸化膜２にはＮＯ雰囲気で基板を窒化酸化することにより形成された窒化酸化膜（ＳｉＯＮ）が用いられる。このレジストを除去すると、ゲート電極を形成するための溝４が作り込まれた図１の構造が現れる。この溝４の長さ４ａはマスク上のゲート長であって、例えば１５０ｎｍ程度である。
【００４３】
次に、溝４の中にも入るように、不純物がドープされていないポリシリコンを絶縁膜３の全面に約３０ｎｍ堆積する。異方性エッチングでポリシリコンを除去すると、溝４の内壁に、ポリシリコンサイドウォール５が接着部材として形成される。ここでノンドープのポリシリコンを堆積するのは、トランジスタがＮ型かＰ型かによって後工程のイオン注入でこのポリシリコンをＮ型あるいはＰ型の半導体にするためである。このポリシリコンは、ノンドープのアモルファスシリコンやポリシリコンゲルマニウムで代用しても同様の効果が得られる。ポリシリコン形成後に行われる熱処理工程で、ポリシリコンやアモルファスシリコンのグレインは結晶成長するので、熱処理工程を経たポリシリコンのグレインサイズは大きくなる。ポリシリコンよりアモルファスシリコンの方が大きなグレインが得られる。
【００４４】
次に、バリア層として、例えば、膜厚２ｎｍの窒化タングステン６ｂを、露出しているゲート絶縁膜２、ポリシリコンサイドウォール５および絶縁膜３の上に堆積する。その窒化タングステン６ｂの上にタングステン膜６ａを約１００ｎｍの厚みに堆積すると、図２に示すように溝４がタングステン膜６ａで埋め込まれる。窒化タングステン６ｂを敷くのは、金属であるタングステンがゲート絶縁膜２、ポリシリコンサイドウォール５およびその他の領域へ拡散して反応することによって異物を形成することを防止するためである。
【００４５】
次に、ＣＭＰ（Chemical Mechanical Polishing）でタングステン膜６ａを平坦化すると、溝４を埋め込んだ状態でゲート電極７が形成される。このとき、タングステン膜６ａの平坦化のために窒化シリコン膜３ａも削られる。このようにしてできたゲート電極は、ポリシリコンサイドウォール５と窒化タングステン６ｂと断面逆台形状のタングステン６ｃとで構成されている。以上説明したような、溝４を形成した後、その溝４に金属を埋め込む工程を経てゲート電極７や配線を形成する一連の工程はダマシン（damascene)工程と呼ばれる。半導体装置の製造のためにさらに製造工程が続くが、絶縁膜３の全ておよびゲート絶縁膜２のうちゲート電極の下の領域以外の部分をエッチングで除去すると図３に示すゲート電極７が半導体基板１ａ上に露出する。タングステン６ｃと酸化シリコン製のゲート絶縁膜２とは密着性が悪い。しかし、タングステン６ｃと窒化タングステン６ｂとの接着力よりも、ゲート絶縁膜２とポリシリコンサイドウォール５との接着力、ポリシリコンサイドウォール５と窒化タングステン６ｂとの接着力が高いので、図６に示すポリシリコンサイドウォール５が無い構造に比べて、窒化タングステン６ｂとタングステン６ｃとの接着面積が増加する分だけ窒化タングステン６ｂとタングステン６ｃとの接着力は高くなり、その後の製造工程中において、タングステン６ｃが絶縁膜３から剥がれ難くなる。窒化タングステン６ｂは、ポリシリコンサイドウォール５のタングステンシリサイド化を防止する点からも重要である。
【００４６】
次に、例えば、入射角（incident angle）３０度、注入エネルギー２０ｋｅＶ、ドーズ量１×１０12／ｃｍ2でリンイオン８がイオン注入される。方位角（rotation angle）は例えば、０度から３６０度の連続回転でもよいし、０度、９０度、１８０度、２７０度の４回ステップでもよいし、あるいは０度、４５度、９０度、１３５度、１８０度、２２５度、２７０度、３１５度の８回ステップでもよい。このとき、半導体基板１ａに注入されたリンは図４に示すように、Ｎ-ソース／ドレイン領域９ａの形成に用いられる。同時に、ポリシリコンサイドウォール５にもリンが注入される。
【００４７】
さらにリン注入の前あるいは後に窒素イオンを例えば、入射角３０度で注入エネルギー２０ｋｅＶ、ドーズ量５×１０15／ｃｍ2の条件で注入してもよい。このとき、窒素イオンは、ポリシリコンサイドウォール５とゲート絶縁膜２と半導体基板１ａに注入される。ポリシリコンサイドウォール５中のドーパントが拡散してゲート絶縁膜２を突き抜け半導体基板１ａに達することに起因してＭＯＳトランジスタでしきい値電圧の変動が生じるが、注入された窒素イオンは、このしきい値電圧の変動を防止する働きをする。さらに、窒素イオンは、シリコンのダングリングボンドを塞ぎ、半導体基板１ａとゲート絶縁膜２の界面の界面準位密度を低下させる働きをするため、ホットキャリア耐性が向上する。
【００４８】
ポリシリコンサイドウォール５の中のドーパントが拡散して、ゲート絶縁膜２を突き抜け、そして半導体基板１ａに達する量は、ポリシリコンサイドウォール５の中のドーパントの拡散係数が大きいほど大きくなる。ドーパントは、主にポリシリコンサイドウォール５中の粒界（グレインバウンダリー）を通して拡散する。その理由は、グレインが結晶シリコンであるのでドーパントの拡散係数が結晶シリコンの拡散係数と同じである一方、粒界中のドーパントの拡散係数が結晶シリコンよりも約２桁ほど大きいことにある。ポリシリコンサイドウォール５の中のドーパントの拡散係数を下げるには、ポリシリコンサイドウォール５のグレインサイズを大きくし、粒界領域を小さくすればよい。ポリシリコンサイドウォール５よりアモルファスシリコンの方が熱処理後に大きなグレインが形成されるので、ドーパントのゲート絶縁膜２の突抜を抑制する効果は、アモルファスシリコンの方が大きい。
【００４９】
また、リン注入の前または後にボロンを例えば、注入エネルギー１０ｋｅＶ、ドーズ量５×１０12／ｃｍ2、入射角３０度で注入してもよい。このボロンのイオン注入は、図４に示すようにＮ-ソース／ドレイン領域９ａのエッジ（ゲート絶縁膜２の下の領域の一方主面側）にＰ-層９ｂを形成するためのものである。このｐ-領域は、ＭＯＳトランジスタのショートチャネル効果抑制、特にしきい値電圧のロールオフ（roll-off）の変化をなだらかにする効果がある。この様子を図６に示す。図６において、曲線１３ａは、ｐ-層９ｂを持たないＭＯＳトランジスタのロールオフを示しており、曲線１３ｂは、ｐ-層９ｂを持つＭＯＳトランジスタのロールオフを示している。ゲート長の変動に対してしきい値電圧の変動は小さい方が量産時のデバイス特性のばらつきを抑えることができるので、ロールオフはなだらかな方がよい。Ｐ-層９ｂを形成するのは、このためである。
【００５０】
次に、膜厚約５ｎｍの酸化膜または窒化酸化膜１０ａがゲート電極７を覆うように形成される。また、酸化膜または窒化酸化膜１０ａは、ゲート電極７の周囲にあるＮ-ソース／ドレイン領域９ａの上の一部だけを覆っている。この酸化膜または窒化酸化膜１０ｂの上に膜厚約５０ｎｍの絶縁膜１０ｂを堆積する。絶縁膜の材質として、ＴＥＯＳ膜、シリコン酸化膜、シリコン窒化膜またはシリコン窒化酸化膜を用いる。酸化膜または窒化酸化膜１０ａと絶縁膜１０ｂは、サイドウォールスペーサ１１を構成する（図５参照）。サイドウォールスペーサ１１は、例えばＣＶＤ（Chemical Vapor Deposition）法により酸化膜または窒化酸化膜の形成を行い、続いて絶縁膜１０ｂを形成するための膜を堆積した後、ゲート電極７の上部のみをマスクして異方性エッチングをすることによって形成される。約５ｎｍの膜厚の酸化膜または窒化酸化膜１０ａを下敷きにするのは、半導体基板１ａとサイドウォール５の界面の界面準位密度を下げるためである。これらの部分の界面準位密度が高いと、リーク電流の増大、ＭＯＳトランジスタの信頼性の低下などの原因になる。シリコン酸化膜よりシリコン窒化酸化膜の方が界面準位が低いので、界面準位密度を下げるためには窒化酸化膜を下敷きにするのが好ましい。
【００５１】
また、絶縁膜１０ｂとしてサイドウォールスペーサ１１に酸化膜や窒化酸化膜を用いるのは、タングステン原子の他領域への拡散を抑えるためである。ＴＥＯＳ膜やシリコン酸化膜でも同様な効果が得られるが、タングステン原子の拡散抑制効果は窒化膜や窒化酸化膜の方が大きい。
また、バリア層は、窒化タングステン、窒化タンタルまたは窒化チタンからなり、導体は、金属および超伝導体のうちの少なくとも一方を含み、接着部材は、シリコン、シリコンゲルマニウム、金属酸化物または金属窒化物を含み、ゲート絶縁膜は、接着部材と接する界面に、酸化シリコン、窒化酸化シリコンまたは窒化チタンを有することが所望の接着力を得るためには好ましい。
【００５２】
また、上で説明した製造方法で形成されたゲート電極は、表面チャネル型のＭＯＳ型トランジスタのみならず、埋め込みチャネル型のＭＯＳトランジスタのゲート電極および、フラッシュＥＥＰＲＯＭＭＰのゲート電極を形成する際にも適用できる。
【００５３】
実施の形態２．
次に、この発明の実施の形態２による半導体装置の製造方法について説明する。この発明の実施の形態２による半導体装置の製造方法では、半導体基板の一方主面に絶縁膜を形成し、その絶縁膜上に接着部材を形成する。その後、導体が接着部材と斜辺で接するように絶縁膜上に形成される。接着部材は、導体と絶縁膜との間の接着力よりも高い接着力で、絶縁膜との間および導体との間で接着可能な材質を用いて形成される。このような製造工程で半導体装置が形成されれば、接着部材によって導体が絶縁膜に接着する力が向上するので、製造途中で導体が絶縁膜から剥がれ難くなる。
【００５４】
図７および図８は、実施の形態２による半導体装置の製造方法を説明するための図である。図７に示す断面形状は、実施の形態１の説明で用いた図２の断面形状に対応するものである。これらの断面形状は、窒化タングステン６ｂの有無の違いを除けば同じである。すなわち、図７の断面形状は、図２の断面形状を得るまでに経た工程の中から窒化タングステン６ｂを形成する工程を省くことによって得られる。その後、図３および図４を用いて説明した実施の形態１の半導体装置の製造方法と同じ工程を経て、図８に示す断面形状を有するＭＯＳトランジスタが得られる。
【００５５】
実施の形態１ではバリア層としてタングステン窒化膜（ＷＮｘ）を設けたが、タングステン６ｃ等の金属の拡散が許容される場合には、図８に示すようにバリア層がなくてもよい。その場合、後の高温熱処理によりポリシリコンサイドウォール５とタングステン６ｃがタングステンシリサイドを形成する場合があるが、ポリシリコンサイドウォール５の幅は十分大きく、ポリシリコンサイドウォール５が全てタングステンシリサイドに変わることはない。
【００５６】
タングステンシリサイドは、ポリシリコンに比べてゲート絶縁膜２との密着性が悪い。従って、タングステンシリサイドを接着部材として用いたときには、ゲート絶縁膜２とタングステン６ｃとを接着する働きがないので、タングステン６ｃが剥がれ難くすることはできない。それゆえ、実施の形態１のポリシリコンサイドウォール５に全て代えてタングステンシリサイドを用いることはできない。
【００５７】
実施の形態２のようにバリア層がない場合には、一部がシリサイド化したポリシリコンサイドウォール５とゲート絶縁膜２との間の接着力およびタングステン６ｃとシリサイド化したポリシリコンサイドウォール５との間の接着力が、タングステン６ｃとゲート絶縁膜２との間の接着力よりも大きくなるので、タングステン６ｃの半導体基板１ａに対する接着力が向し、そのため、その後の製造工程中において、導体が絶縁膜から剥がれ難くなり、不良品が発生する割合が減少する。
【００５８】
なお、第１の導体は、金属および超伝導体のうちの少なくとも一方を含み、接着部材は、シリコン、シリコンゲルマニウム、金属酸化物または金属窒化物を含み、ゲート絶縁膜は、接着部材と接する界面に、酸化シリコン、窒化酸化シリコンまたは窒化チタンを有することが所望の接着力を得るためには好ましい。
【００５９】
また、上で説明した製造方法で形成されたゲート電極は、表面チャネル型のＭＯＳトランジスタのみならず、埋め込み型のＭＯＳトランジスタのゲート電極、および、フラッシュＥＥＰＲＯＭのゲート電極を形成する際にも適用できる。
【００６０】
実施の形態３．
次に、実施の形態３による半導体装置の製造方法について説明する。図９および図１０は実施の形態１による半導体装置の製造方法を用いて半導体集積回路を形成した場合の製造過程を示している。図９の断面形状を得るためにはまず、半導体基板１ａの一方主面にＳＴＩ２０が形成された後に、ゲート絶縁膜３が形成される。その後、実施の形態１と同様に溝４を有する絶縁膜３が形成され、ポリシリコンサイドウォール５が溝４の内壁に形成され、それらの上にバリア層を形成するための窒化タングステン６ｂが堆積される。さらに、窒化タングステン６ｂの上にはタングステンが堆積されるが、ゲート電極が密に形成されている領域２１とゲート電極が疎に形成されている領域２２とではその堆積の状態が異なる。つまり、溝４の疎な領域２２にはタングステン膜６ａが厚く堆積した部分２３が発生し、溝４の密な領域２１では、絶縁膜３上にはタングステン膜６ａが薄く堆積した部分２４が発生する。そのため、厚く堆積した部分２３と薄く堆積した部分２４との間には、大きな段差２７ができる。
【００６１】
図９の状態からＣＭＰにより表面の平坦化を行うと、例えば図１０に示す断面構造が現れる。ＣＭＰは絶縁膜３をストッパーとしてタングステン膜６ａを平坦化するための工程であるが、図９に示す薄く堆積した部分２４と厚く堆積した部分２３の段差２７のためにＣＭＰが行われてもタングステン膜６ａは平坦化しない。図１０に示すように、ゲート電極が密に形成されている領域２１においては、溝４の中のタングステン２５に、研磨のされすぎによるディシング（dishing）が発生して凹部が形成されている。また、ストッパーであるべき絶縁膜３とポリシリコンサイドウォール５は研磨されすぎて薄くなっている。研磨能力の高い研磨剤（スラリー）を使うと、絶縁膜３やポリシリコンサイドウォール５が消失する場合もある。一方、ゲート電極が疎に形成されている領域２２においては、タングステン膜６ａが十分に研磨されないため、絶縁膜３の上にタングステン膜６ａの研磨残り２８が発生する。このように、大きな段差２７が発生するとディシングの問題、ウェーハ面内における研磨後のタングステン膜厚の均一性低下の問題およびストッパーの絶縁膜の膜厚減少あるいは消失の問題がある。図１０から分かるように、ポリシリコンサイドウォール５があるためにタングステン２５が逆台形状をしており、タングステン２５の上部の減少によって、ゲート電極のタングステン２５の上底の長さが短くなるなど、この発明特有の問題も含んでいる。
【００６２】
そこで、実施の形態３による半導体装置の製造方法では、図１１に示すように、ゲート電極を形成するための溝４以外にタングステン膜６ａを平坦するための溝２９が、ゲート電極が疎に形成される領域２２に設けられる。溝２９にタングステン膜６ａが埋め込まれることによって、絶縁膜３上のタングステン膜６ａの厚みは均一化される。また、溝２９にもポリシリコンサイドウォール５が形成されている。そして、溝２９においても、タングステン膜６ａの下には、バリア層として窒化タングステン６ｂが設けられている。図１１の状態からＣＭＰでタングステン膜６ａを研磨して平坦化すると、図１２に示すように、シリコン酸化膜３ｂをストッパーとして、ゲート電極を構成すべきタングステン６ｃが溝４，２９に残る。また、段差３０が小さいことから、シリコン酸化膜３ｂ上のタングステン膜６ａは残らず除去される。シリコン酸化膜３ｂをエッチングで除去すると、図１３に示すように、タングステン６ｃと窒化タングステン６ｂとポリシリコンサイドウォール５とからなるゲート電極７および、タングステン６ｄと窒化タングステン６ｂとポリシリコンサイドウォール５とからなるダミーゲート電極７ａが形成される。ゲート電極７がゲート絶縁膜２の上に形成されているのに対し、ゲート電極７ａは、ＳＴＩ２０の上に形成されており、素子の構成要素ではない。ただし、ダミーゲート電極７ａもポリシリコンサイドウォール５を備えていることから製造途中でのタングステン６ｄの剥離は起こりにくくなる。なお、図１１から図１３において、図９または図１０と同一符号の部分は、図９または図１０の同一符号部分に相当する部分である。
ここでは、ポリシリコンサイドウォール５がゲート電極７およびダミーゲート電極７ａの構成要素となっている場合について示したが、ポリシリコンサイドウォール５のないゲート電極またはダミーゲート電極をダマシン工程で形成してもよく、タングステン膜６ａの平坦化については上記実施の形態３と同様の効果を奏する。
【００６３】
また、図１０から分かるように、ポリシリコンサイドウォール５があるためにタングステン２５が台形形状をしており、ディシングによるタングステン２５の上部の減少によってゲート電極のタングステン２５の上底の長さが短くなる問題は、図６６および図６７に示すようにポリシリコンサイドウォール５の高さ３００を低くすることにより低減することができる。さらにこの構造には、ゲート電極の全断面積に占めるタングステン６Ｃの断面積が増える分だけゲート電極の抵抗が少なくなる利点がある。
【００６４】
実施の形態４．
上記実施の形態３による半導体装置の製造方法では、ダミーゲート電極７ａを形成することにより、安定してゲート電極の平坦化を行えるようにしたが、余分なダミーゲート電極７ａが残ってしまうという問題がある。そこで、実施の形態４では、ダミーゲート電極を残さないでゲート電極の平坦化を行いうる半導体装置の製造方法を提案する。実施の形態４の半導体装置の製造方法では、ゲート電極が疎に形成される領域２２に形成される、タングステン膜６ａが厚く堆積した部分２３をエッチングによって薄くする。そのためには、図１４に示すように、ゲート電極が密に形成されている領域２１にレジスト３１ａを形成する。また、ゲート電極が疎に形成される領域２２のうちゲート電極が形成されるべき溝４の上に形成されているタングステン膜６ａを覆うレジスト３１ｂを形成する。次に、タングステン膜６ａが厚く堆積した部分２３のタングステン膜６ａをエッチバックして、厚みを調整した後、レジスト３１ａ，３１ｂを除去する（図１５参照）。図１５の状態からＣＭＰでタングステン膜６ａを研磨して平坦化すると、ゲート電極が密に形成されている領域２１とゲート電極が疎に形成されている領域２２とがともに均一に平坦化される（図１６参照）。なお、図１４から図１６において、図１１、図１２または図１３と同一符号の部分は、図１１、図１２または図１３の同一符号部分に相当する部分である。
ここでは、ポリシリコンサイドウォール５がゲート電極７の構成要素となっている場合について示したが、ポリシリコンサイドウォール５のないゲート電極をダマシン工程で形成してもよく、タングステン膜６ａの平坦化については上記実施の形態３と同様の効果を奏する。
【００６５】
実施の形態５．
次に、この発明の実施の形態５による半導体装置の製造方法について説明する。実施の形態１の半導体装置の製造方法と比べて、実施の形態５の半導体装置の製造方法が異なっている点は、ゲート電極を形成するための溝を有する絶縁膜の構造である。図１７および図１８は、実施の形態１の製造過程で出現する半導体基板１ａの断面構造の例を示す模式図である。半導体基板１ａの一方主面にゲート絶縁膜２を形成し、そのゲート絶縁膜２の上に絶縁膜３を堆積し、その後マスクを用いてパターニングして溝４が形成される。図１７および図１８は、いずれも溝４が形成された直後の状態を示している。図１７は、ゲート絶縁膜２までオーバーエッチングされて溝４中のゲート絶縁膜２の膜厚２３が薄くなり、ゲート絶縁膜２の膜厚が均一になっていない状態を示している。このようにゲート絶縁膜２に異方性エッチングのダメージが入ると、ゲート絶縁膜２の信頼性が低下する。また、図１８は、ゲート絶縁膜２がオーバーエッチングによって除去された状態を示している。図１８に示すように、溝４中のゲート絶縁膜２がなくなったときには、例えば、特開平５−２４３５６４号公報に開示されているように熱酸化法を用いて再度ゲート絶縁膜を形成することが可能である。しかし、図１９に示すようにバーズビーク３４や溝４の幅のばらつきに起因してゲート絶縁膜２の膜厚３５が、同一半導体基板１ａ内で一層ばらつく。また、バーズビーク３４に集中する応力により酸化膜３の信頼性が低下する。
【００６６】
図２０および図２１は、溝４の形成を説明するための図であり、実施の形態１の半導体装置の製造方法の説明に用いた図１に対応している。図２０に示す断面構造を得るためには、まず、一方主面にゲート絶縁膜２が形成された半導体基板１ａを準備する。このゲート絶縁膜２上に絶縁膜３６を堆積する。この絶縁膜３６は、シリコン窒化膜３ａ，３ｃとシリコン窒化膜３ａ，３ｃに挟まれたシリコン酸化膜３ｂとからなる。溝４の形成位置にあわせてパターニングされたレジスト３７をマスクとして、シリコン窒化膜３ａとシリコン酸化膜３ｂとがエッチングされた状態が図２０に示されている状態である。シリコン酸化膜３ｂとシリコン窒化膜３ｃとはエッチングの選択比があるので、シリコン窒化膜３ｃがオーバーエッチングされる量は極めて小さい。つまり、シリコン窒化膜３ｃは、異方性エッチングによるエッチングのダメージからゲート絶縁膜２を保護する役目を果たしている。
【００６７】
次に、熱リン酸を用いてシリコン窒化膜３ｃがエッチング除去される（図２１参照）。ゲート絶縁膜２がシリコン酸化膜またはシリコン窒化酸化膜から構成されていてゲート絶縁膜２とシリコン窒化膜３ｃとの間のエッチングの選択比が大きいのでゲート絶縁膜２がオーバーエッチングされる量も極めて小さい。また、シリコン窒化膜３ｃのエッチングがウエットエッチングであるので、ゲート絶縁膜２はエッチングのダメージを受けない。このように、溝４を有する絶縁膜３６をシリコン酸化膜とそれを挟む２層のシリコン窒化膜とで構成することによってゲート絶縁膜２の受けるダメージを小さくできる。
【００６８】
実施の形態６．
実施の形態１から実施の形態５の半導体装置の製造方法の説明では、ＭＯＳトランジスタのゲート電極に適用する場合について説明したが、例えば半導体集積回路の金属配線に適用することもできる。例えばＤＲＡＭにおいてメモリセルに接続されるビット線は、層間絶縁膜上に線幅約０．１から０．２μｍ程度のタングステンで形成される。タングステンと層間絶縁膜との間の化学結合力は弱いので、タングステンが層間絶縁膜から剥がれやすく、特に線幅が細くなるとビット線の断線が問題となる。
【００６９】
図２２は、ＤＲＡＭのうちメモリセルが形成されている部分をワードラインと平行な方向に切断したときの断面構造を示す模式図である。情報を記憶するためのキャパシタを構成するための複数のストレージノード４４がＳＴＩ２０で分離された半導体基板１ａの一方主面に接続されている。ストレージノード４４は、半導体基板１ａの一方主面上に配置された層間絶縁膜４１の上にある窒化膜４２条に形成されている。ストレージノード４４は、高誘電体膜４５を挟んで対向するセルプレート４６とともにキャパシタを構成している。ストレージノード４４およびセルプレート４６は、層間絶縁膜４３に覆われており、層間絶縁膜４３上には、絶縁膜４７が形成されている。絶縁膜４７の上にビット線が形成されるのであるが、絶縁膜４７を形成するまでの工程は周知の従来の方法によって形成されるので説明を省略する。
【００７０】
絶縁膜４８が絶縁膜４７の全面に堆積される。その絶縁膜４８がマスクパターニングされて溝４０が形成される。なお、絶縁膜４８は、窒化シリコン膜４８ａと酸化シリコン膜４８ｂの２つの膜で構成されている。次に、例えば１×１０21／ｃｍ3の濃度にリンをドープしたポリシリコンを堆積し、異方性エッチングで絶縁膜４８の溝４９の壁に沿ってポリシリコンサイドウォール５０を形成する（図２２参照）。ポリシリコンサイドウォール５０に高ドープのポリシリコンを用いるのは、ポリシリコンサイドウォール５０が空乏化して誘電体として働くのを防ぐためであり、ポリシリコンサイドウォール５０に金属の働きをさせるためである。もしもポリシリコンサイドウォール５０が誘電体として働くと、シリコンの比誘電率が約１１．７であるのに対し、シリコン酸化膜の比誘電率が約３．９であるので、シリコンの方が約３倍も比誘電率が高く、配線間容量が大きくなる。ポリシリコンサイドウォール５０の空乏化を防ぐことによって遅延時間の増大を防止できる。なお、ポリシリコンに金属の働きを持たせるためには、ホウ素を高濃度にドープして同様の結果が得られる。
【００７１】
次に、溝４９の壁に、例えば窒化タングステンを薄く形成する。その窒化タングステンの上にタングステン膜を堆積して溝４９をタングステンで満たす。シリコン酸化膜４８ｂをストッパーとしてＣＭＰで平坦化することのよりビット線５３が形成される。ビット線５３は、ポリシリコンサイドウォール５０と窒化タングステン６ｂとタングステン５２とで構成される。窒化タングステン５１の働きは、例えば窒化タングステン６ｂと同様の働きである。次に、層間絶縁膜５４を堆積すると、図２３に示す断面形状を持つＤＲＡＭになる。窒化タングステン６ｂとタングステン５２との結合に比べ、絶縁膜４７とポリシリコンサイドウォール５０の結合力が強く、ポリシリコンサイドウォール５０と窒化タングステン６ｂとの結合力が強いので、逆台形状のビット線５３の斜辺の分だけ接着面積が稼げ、ビット線５３は剥離しにくくなる。また、ポリシリコンサイドウォール５０は、ビット線５３に上辺の幅よりも太くならないので、ＤＲＡＭの集積度を低下することを防ぐことができる。
【００７２】
図２３の構造でもビット線５３の配線抵抗は十分小さくすることが可能であるが、ビット線５３の断面積に占めるタングステン５２の面積を大きくすればビット線５３の抵抗値を下げることができる（図２４参照）。図２４の構造を得るためには、図２３の製造工程に比べて、異方性エッチングの条件を変え、ポリシリコンサイドウォール５０の高さと幅をさらに小さくしている。ポリシリコンサイドウォール５０の幅や高さが２０〜３０ｎｍ程度であれば、ポリシリコンサイドウォール５０と絶縁膜４７との接着性およびポリシリコンサイドウォール５０とタングステン５２との間の接着力は十分に得られる。
【００７３】
なお、実施の形態６の半導体装置の製造方法における接着力の向上以外の利点は、金属配線のパターニングを直接レジストを用いて行わないため、転写工程時のハレーションによる金属配線幅の細りやばらつきがほとんどないことである。従って、ハレーションの心配がないので、ＡＲＣ（Anti Reflection Coating）膜を使用しなくてもよくなる。
【００７４】
また、実施の形態２で説明したように、窒化タングステン６ｂを堆積せずに、図６８に示すように絶縁膜４７とポリシリコンサイドウォール５０の上にタングステン５２を堆積しても、タングステン５２とポリシリコンサイドウォール５０の接着力、ポリシリコンサイドウォール５０と絶縁膜４７の接着力は、タングステン５２と絶縁膜４７の接着力より高いので、従来の構造に比べて金属配線の剥がれが大幅に抑制される。
【００７５】
実施の形態７．
実施の形態７による半導体装置は、図２５に示すように、一方主面にゲート絶縁膜２を有し、一方主面に半導体装置（ＭＯＳトランジスタ）の構成要素が作り込まれる半導体基板１ａと、ゲート絶縁膜２上に形成されて構成要素と電気的に接続されるタングステン６ｃ（第１の導体）と、ゲート絶縁膜２上にタングステン６ｃの側面に接して形成されているポリシリコンサイドウォール５ａ，５ｂおよび窒化タングステン６ｂ（接着部材）とを備えて構成される。
【００７６】
ポリシリコンサイドウォール５ａ，５ｂは、ゲート絶縁膜２上に配置された下層部である。窒化タングステン６ｂは、ゲート絶縁膜２上および窒化タングステン６ｂの上部であってタングステン６ｃに接する部分に配置され、タングステン６ｃの構成材料がポリシリコンサイドウォール５ａ，５ｂの内部に侵入するのを防止するバリア層である。ゲート絶縁膜２とポリシリコンサイドウォール５ａ，５ｂとの間の接着力およびポリシリコンサイドウォール５ａ，５ｂと窒化タングステン６ｂとの間の接着力は、タングステン６ｃと窒化タングステン６ｂとの間の接着力よりも大きいという点が特徴である。このような構成のため、タングステン６ｃと窒化タングステン６ｂとの接触面積がタングステン６ｃの側面の分だけ増大し、タングステン６ｃの接着力が向上してタングステン６ｃが剥がれ難くなる。
【００７７】
または、実施の形態７による半導体装置は、図２６に示すように、一方主面にゲート絶縁膜２を有し、一方主面に半導体装置（ＭＯＳトランジスタ）の構成要素が作り込まれる半導体基板１ａと、ゲート絶縁膜２上に形成されて構成要素と電気的に接続される、断面台形状のタングステン６ｃ（第１の導体）と、ゲート絶縁膜２上にタングステン６ｃの側面に接して形成され、タングステン６ｃとゲート絶縁膜２との間の接着力よりも高い接着力をもって、ゲート絶縁膜２およびタングステン６ｃに接着しているポリシリコンサイドウォール５ａまたはポリシリコンサイドウォール５ｂ（接着部材）とを備えて構成される。このような構成のため、ポリシリコンサイドウォール５ａ，５ｂとタングステン６ｃの接着力の分だけタングステン６ｃが剥がれ難くなる。この接着部材は、下底が上底より短い断面台形状の導体の斜辺に接するように形成されて、接着部材と導体をあわせてもその幅が、導体上部の幅よりも広がらないようにすれば、接着部材を設けることによって集積度が低下するのを防ぐことができる。
【００７８】
さらに、実施の形態７の半導体装置（ＭＯＳトランジスタ）で特徴的な点は、ポリシリコンサイドウォール５ａ，５ｂにそれぞれＭＯＳトランジスタのチャネル領域６４，６５とは異なる導電型になっている点である。ポリシリコンサイドウォール５ａ，５ｂには、ドーパントが高濃度にドープされており、そのドープ量は、ポリシリコンサイドウォール５ａ，５ｂに金属と同様の電気的働きを持たせるのに十分な程度である。そのため、ポリシリコンサイドウォール５ａ、５ｂは空乏化しない。
【００７９】
ここで、ＭＯＳトランジスタの構成要素のうち半導体基板１ａに作り込まれているものについて図２５，２６を用いて説明する。半導体基板１ａ上に形成されているゲート絶縁膜２、ポリシリコンサイドウォール５ａ，５ｂ、窒化タングステン６ｂ、タングステン６ｃおよびサイドウォール１１については、実施の形態１から実施の形態６で説明しているので省略する。ＮチャネルＭＯＳトランジスタ６０およびＰチャネルＭＯＳトランジスタ６１を隣接して形成するため、半導体基板１ａの一方主面から内部にかけてＰウェル６２とＮウェル６３とが隣接して形成されており、半導体基板１ａの一方主面にはＰウェル６２とＮウェル６３とを囲むようにＳＴＩ２０が形成されている。Ｐウェル６２の表面にはＰ型のチャネル領域６４が形成されており、Ｎウェル６３の表面にはＮ型のチャネル領域６５が形成されている。チャネル領域６４を挟んで、Ｐウェル６２の表面には２つのＮ-ソース／ドレイン領域６８が形成されている。また、チャネル領域６５を挟んで、Ｎウェル６３の表面には２つのＰ-ソース／ドレイン領域７０が形成されている。Ｐウェル６２の表面におけるＮ-ソース／ドレイン領域６８の外側には、Ｎ+ソース／ドレイン領域６６が形成されている。Ｎウェル６３の表面におけるＰ-ソース／ドレイン領域７０の外側には、Ｐ+ソース／ドレイン領域６７が形成されている。チャネル領域６４とＮ-ソース／ドレイン領域６８と間にはＰ-ポケット注入層６９が配置されている。チャネル領域６５とＰ-ソース／ドレイン領域７０と間にはＮ-ポケット注入層７１が配置されている。そして、ソース／ドレイン領域６６，６７の表面には、シリサイド７３が形成されている。
【００８０】
次に、図２５に示すＣＭＯＳトランジスタの製造方法について説明する。まず半導体基板１ａ上に素子分離のためのＳＴＩ２０を形成した後、ＮＭＯＳトランジスタの形成領域とＰＭＯＳトランジスタの形成領域を交互にレジストでマスクしながらイオン注入を行い、Ｐウェル６２とＮウェル６３とをそれぞれ形成する。次に、絶縁膜７５を堆積後、パターニングされたマスクを用いて絶縁膜７５の一部をエッチング除去して溝７８を形成する。エッチング後の絶縁膜７５をマスクとして用いるとともにＭＯＳトランジスタの形成領域とＰＭＯＳトランジスタの形成領域を交互にレジストでマスクしながら、チャネル領域６４，６５をイオン注入で形成する。図２７はＰＭＯＳトランジスタの形成領域をレジスト７６で被覆し、ＮＭＯＳトランジスタの形成領域の溝７８の底に、例えばホウ素７７を入射角３０度で、注入エネルギー３０ｋｅＶ、ドーズ量１×１０13／ｃｍ2で注入する様子を示している。
【００８１】
次に、絶縁膜７５をエッチング除去後、半導体基板１ａの一方主面を犠牲酸化して犠牲酸化膜を除去する。その後、半導体基板１ａの一方主面に、ゲート絶縁膜２を形成する。次にシリコン酸化膜３ｂとシリコン窒化膜の２層からなる絶縁膜を堆積後、チャネル領域６４，６５の上に開口部を持つようにパターニングされたマスクを用いて、その絶縁膜の一部をエッチング除去して溝４を形成する。この絶縁膜の上にノンドープポリシリコンを堆積し、異方性エッチングして溝４の側面にポリシリコンサイドウォール５ｃを形成する。さらに、窒化タングステン６ｂを薄く堆積した後、その窒化タングステン６ｂの上にタングステン膜を堆積する。そして、ＣＭＰでシリコン酸化膜３ｂをストッパーとして平坦化すると図２８に示すように、溝４の中にポリシリコンサイドウォール５ｃと窒化タングステン６ｂとタングステン６ｃが埋め込まれた構造になる。
【００８２】
次に、シリコン酸化膜３ｂをエッチング除去し、さらにゲート絶縁膜２の一部も、ポリシリコンサイドウォール５ｃとタングステン６ｃをマスクとしてエッチング除去する。半導体基板１ａの一方主面のうち、ＮＭＯＳトランジスタが形成される領域とＰＭＯＳトランジスタが形成される領域とを、それぞれ交互にレジストで被覆してイオン注入を行う。図２９はＰＭＯＳトランジスタが形成される領域をレジスト７９で被覆してＮ-ソース／ドレイン領域６８を形成するための砒素イオン８０を注入している様子を示している。図２９の工程の前に、ＮＭＯＳトランジスタが形成される領域に対しては、レジスト７９を利用してＰ-ポケット注入層６９が形成される。同様に、ＮＭＯＳトランジスタが形成される領域をレジスト７９で被覆して、Ｐ-ソース／ドレイン領域７０とＮ-ポケット注入層７１が形成される。ポケット注入層６９，７１が設けられているのは、しきい値電圧の急峻なロールオフを緩和するのが目的である。
【００８３】
ソース／ドレイン領域６８，７０およびポケット注入層６９，７１の形成時に、ポリシリコンサイドウォール５ｃにもドーパントが注入される。ソース／ドレイン領域６８，７０を形成するためのドーズ量は、１０15／ｃｍ2のオーダーであって、ポケット注入層６９，７１を形成する際のドーズ量に比べて２桁程度多い。そのため、ポリシリコンサイドウォール５ａ，５ｂはそれぞれＮ型ドープトポリシリコン、Ｐ型ドープトポリシリコンに変わる。上述のようなドーズ量で形成されたＮ型およびＰ型ドープトポリシリコンは電気的には金属と同じように振る舞い、ポリシリコンサイドウォール５ａ，５ｂは空乏化しない。
【００８４】
次に、半導体基板１ａの一方主面全面に絶縁膜を堆積した後、異方性エッチングによってサイドウォールスペーサ１１を形成する。タングステン６ｃがサイドウォールスペーサ１１を形成している絶縁膜で覆われている理由は、タングステンが他の領域へ拡散後、その周囲の物質と反応して異物を形成するのを防止するためである。ＰＭＯＳトランジスタ形成領域をレジスト８１で被覆した状態で、サイドウォールスペーサ１１ごしに砒素イオン８２を注入することにより、Ｎ+ソース／ドレイン領域６６が形成される（図３０参照）。ＮＭＯＳトランジスタ形成領域をレジストで被覆して、サイドウォールスペーサ１１ごしにホウ素イオンあるいはフッ化ホウ素ＳｉＯ2を注入することにより、Ｐ+ソース／ドレイン領域６７が形成される。
【００８５】
半導体基板１ａの一方主面上にＮ+ソース／ドレイン領域６６およびＰ+ソース／ドレイン領域６７が露出している状態で、コバルトＣｏを半導体基板１ａの全面に堆積した後に高温熱処理をして、Ｎ+ソース／ドレイン領域６６およびＰ+ソース／ドレイン領域６７上にコバルトシリサイド７３を形成する。コバルトを堆積したとき、シリコンに接しているコバルトは反応する一方、絶縁膜と接しているコバルトは反応を起こさないので、Ｎ+ソース／ドレイン領域６６およびＰ+ソース／ドレイン領域６７の表面部分にのみ選択的にコバルトシリサイド７３を形成することができる。例えば、サイドウォールスペーサ１１はタングステン６ｃがコバルトと反応するのを防いでいる。未反応のコバルトをエッチングで除去すると図２５に示す構造となる。ソース／ドレイン領域６８，６９に比べてコバルトシリサイド７３は低抵抗であるため、ソース／ドレイン領域の抵抗が大幅に低減される。ここでは、シリサイドを形成するための金属としてコバルトを用いたが、ニッケルＮｉ、チタンＴｉ、タンタルＴａ、クロムＣｒ、モリブデンＭｏ、プラチナＰｔ、タングステンＷまたはジルコニウムＺｒ等の金属を用いてもよい。また、シリサイドを形成する代わりに超伝導体を用いての同様の効果を奏する。
【００８６】
なお、上記の工程から窒化タングステン６ｂを形成する工程を省くことによって、図２６に示すＣＭＯＳ構造を形成することができる。
【００８７】
また、図１０から分かるように、ポリシリコンサイドウォール５があるためにタングステン２５が台形形状をしており、ディシングによるタングステン２５の上部の減少によってゲート電極のタングステン２５の上底の長さが短くなる問題は、図６６および図６７に示すようにポリシリコンサイドウォール５の高さを低くすることにより低減することができる。さらにこの構造には、ゲート電極の全断面積に占めるタングステン６ｃの断面積が増える分だけゲート電極の抵抗が少なくなる利点がある。
【００８８】
実施の形態８．
実施の形態８による半導体装置（ＭＯＳトランジスタ）が実施の形態７による半導体装置と異なる点は、図３１または図３２に示すポリシリコンサイドウォール５ｅ，５ｆにドープされているドーパントの導電型がチャネル領域６４，６５のドーパントの導電型と同じであることである。つまり、ＮチャネルＭＯＳトランジスタ６０のポリシリコンサイドウォール５ｅおよびチャネル領域６４はともにＰ型であり、ＰチャネルＭＯＳトランジスタ６１のポリシリコンサイドウォール５ｆおよびチャネル領域６５はともにＮ型である。しかも、ポリシリコンサイドウォール５ｅ，５ｆにはドーパントが高濃度にドープされており、そのドープ量は、ポリシリコンサイドウォール５ｅ，５ｆに金属と同様の電気的働きを持たせるのに十分な程度である。ポリシリコンサイドウォール５ｅ，５ｆにドーパントがこのようにドープされることによって、しきい値電圧のロールオフが緩やかになる。
【００８９】
以下、しきい値電圧のロールオフが緩やかになる理由を図３３から図４４を用いて説明する。図３３はＭＯＳキャパシタの断面構造を示す概念図である。図３３（ａ）には、Ｎ+ドープトポリシリコン９１とＮ型シリコン基板９３との間にゲート絶縁膜９５が形成された構造が示されている。図３３（ｂ）には、Ｐ+ドープトポリシリコン９２とＮ型シリコン基板９３との間にゲート絶縁膜９５が形成された構造が示されている。図３３（ｃ）には、Ｎ+ドープトポリシリコン９１とＰ型シリコン基板９４との間にゲート絶縁膜９５が形成された構造が示されている。図３３（ｄ）には、Ｐ+ドープトポリシリコン９２とＰ型シリコン基板９４との間にゲート絶縁膜９５が形成された構造が示されている。ゲート電極とシリコン基板にそれぞれ、ＮとＰの２種類の導電型があることから、上述の４種類の組み合わせがあることになる。Ｎ+ドープトポリシリコン９１とＰ+ドープトポリシリコン９２はドーパントが１０20／ｃｍ3以上の濃度でドープされているので、電気伝導に関しては金属と同じ働きをする。この理由を図３４を参照して説明する。
【００９０】
図３４（ａ）〜図３４（ｄ）はＮ型半導体とＰ型半導体の理想的なバンド構造を示すエネルギー帯図である。図中、ＥCは伝導帯下端のエネルギー準位、Ｅiは真性フェルミ準位、ＥFはフェルミ準位、ＥVは価電子帯上端のエネルギー準位、Ｅgはバンドギャップエネルギーで、シリコンの場合、約１．１ｅＶである。また、ψBは、フェルミ準位と真性フェルミ準位の差を示すポテンシャルである。バンドギャップの中央に真性フェルミ準位は位置する。フェルミ準位は電子が１／２の確率で存在するエネルギーを意味する。従って、フェルミ準位が伝導帯より下にある場合、伝導帯とフェルミ準位の間の領域では、上に行くほど電子が希薄になる。
【００９１】
半導体基板にＮ型のドーパントを導入すると、図３４（ａ）に示すように、フェルミ準位は真性フェルミ準位より高くなる。ドーパントの濃度を濃くしていくにつれて、フェルミ準位は伝導帯に近づく。これは、電子に対してＮ型半導体の抵抗が下がっていることを意味する。濃度が１０20から１０21／ｃｍ3以上になると、図３４（ｂ）に示すように、フェルミ準位は伝導帯の下端と一致する。この状態を縮退という。縮退した半導体のバンド構造は、金属と同じになる。すなわち、電子は自由電子として動くことを意味する。
【００９２】
一方、半導体基板にＰ型のドーパントを導入すると、図３４（ｃ）に示すように、フェルミ準位は真性フェルミ準位より低くなる。ドーパントの濃度を濃くしていくにつれて、フェルミ準位は価電子帯に近づく。これは、正孔に対してＰ型半導体の抵抗が下がっていることを意味する。濃度が１０20から１０21／ｃｍ3以上になると、図３４（ｄ）に示すように、フェルミ準位は価電子帯の上端と一致する。この状態も縮退という。縮退した半導体のバンド構造は、金属と同じになる。すなわち、正孔は自由正孔として動くことを意味している。
【００９３】
次に、理想的なＭＩＳ（Metal Insulator Semiconductor）構造のバンド構造について説明する。図３５（ａ）および図３５（ｂ）はそれぞれ、金属に電位が印加されていない場合の、Ｎ型半導体、Ｐ型半導体上に形成されたＭＩＳ構造のバンド構造を示す。Ｎ型半導体中では、真性フェルミ準位の上にフェルミ準位が存在すること、Ｐ型半導体中では、真性フェルミ準位の下にフェルミ準位が存在することが両者の違いである。図中、φmは金属の仕事関数（metal work function）、χSiは半導体の電子親和力（semiconductor electron affinity）、χiは絶縁体の電子親和力（insulator electron affinity）、Ｅgはバンドギャップエネルギー（bandgap energy）、φBは金属と絶縁体のポテンシャル差、ψBはフェルミ準位ＥFと真性フェルミ準位Ｅiのポテンシャル差である。
【００９４】
金属と半導体の仕事関数差φmsは数１で表される。
【００９５】
【数１】
【００９６】
Ｐ型半導体に対しては数２のようになる。ただし、印加電圧が０の場合、仕事関数差φms＝０である。
【００９７】
【数２】
【００９８】
図３６〜図３７は、半導体の表面が反転してる場合の、図３３（ａ）〜図３３（ｄ）に対応する各ＭＯＳ構造のバンド構造を示すエネルギーバンド図である。図３６はＮ型半導体上にゲート酸化膜を介してＮ+ポリシリコンゲート電極形成した構造のバンド図である。Ｎ型半導体の表面を反転させるには、負の電圧Ｖa（Ｖa＜０）を印加する。この図のＮ+ポリシリコンゲート電極は縮退しており、電子に対して金属と同じ働きをする。ポリシリコンのフェルミ準位は伝導帯の底と一致するので、その仕事関数φmは電子親和力χSiと同じである。χSi＝４．１５Ｖであるので、φmは＝４．１５Ｖである。一方、シリコン酸化膜の電子親和力χiは０．９Ｖであるので、Ｎ+ポリシリコンとシリコン酸化膜のポテンシャル差φBは３．２５Ｖである。Ｎ+ポリシリコンとＮ型シリコン酸化膜の仕事関数差φmsNNは、数１を用いて計算すると、数３のようになる。
【００９９】
【数３】
【０１００】
ただし、数３のψBは真性フェルミ準位とフェルミ準位のポテンシャル差で数４で与えられる。
【０１０１】
【数４】
【０１０２】
図３７はＮ型半導体上のゲート酸化膜を介してＰ+ポリシリコンゲート電極を形成した構造のバンド図である。Ｎ型半導体の表面を反転させるには、負の電圧Ｖa（Ｖa＜０）を印加する。この図のＰ+ポリシリコンゲート電極は縮退しており、正孔に対して金属と同じ働きをする。ポリシリコンのフェルミ準位は価電子帯の上端と一致するので、その仕事関数φmは電子親和力χSiとバンドギャップポテンシャルとの和に等しい。χSi＝４．１５Ｖであり、シリコンのバンドギャップエネルギーは１．１ｅＶであるので、φmは＝５．２５Ｖである。一方、シリコン酸化膜の電子親和力χiは０．９Ｖであるので、Ｐ+ポリシリコンとシリコン酸化膜のポテンシャル差φBは４．３５Ｖである。Ｐ+ポリシリコンとＮ型シリコン層の仕事関数差φmsPNは、数１を用いて計算すると、数５のようになる。ただし、ψBは数４で与えられる。
【０１０３】
【数５】
【０１０４】
図３８はＰ型半導体上にゲート酸化膜を介してＮ+ポリシリコンゲート電極形成した構造のバンド図である。Ｐ型半導体の表面を反転させるには、正の電圧Ｖa（Ｖa＞０）を印加する。この図のＮ+ポリシリコンゲート電極は縮退しており、電子に対して金属と同じ働きをする。ポリシリコンのフェルミ準位は伝導帯の底と一致するので、その仕事関数φmは電子親和力χSiと同じである。χSi＝４．１５Ｖであるので、φmは＝４．１５Ｖである。一方、シリコン酸化膜の電子親和力χiは０．９Ｖであるので、Ｎ+ポリシリコンとシリコン酸化膜のポテンシャル差φBは３．２５Ｖである。Ｎ+ポリシリコンとＰ型シリコン層の仕事関数差φmsNPは、数２を用いて計算すると、数６のようになる。
【０１０５】
【数６】
【０１０６】
ただし、数６のψBは真性フェルミ準位とフェルミ準位のポテンシャル差で数７で与えられる。
【０１０７】
【数７】
【０１０８】
図３９はＰ型半導体上のゲート酸化膜を介してＰ+ポリシリコンゲート電極を形成した構造のバンド図である。Ｐ型半導体の表面を反転させるには、正の電圧Ｖa（Ｖa＞０）を印加する。この図のＰ+ポリシリコンゲート電極は縮退しており、正孔に対して金属と同じ働きをする。ポリシリコンのフェルミ準位は価電子帯の上端と一致するので、その仕事関数φmは電子親和力χSiとバンドギャップポテンシャルとの和に等しい。χSi＝４．１５Ｖであり、シリコンのバンドギャップエネルギーは１．１ｅＶであるので、φmは＝５．２５Ｖである。一方、シリコン酸化膜の電子親和力χiは０．９Ｖであるので、Ｐ+ポリシリコンとシリコン酸化膜のポテンシャル差φBは４．３５Ｖである。Ｐ+ポリシリコンとＰ型シリコン酸化膜の仕事関数差φmsPPは、数２を用いて計算すると、数８のようになる。ただし、ψBは数７で与えられる。
【０１０９】
【数８】
【０１１０】
図４０は、各ＭＯＳ構造における仕事関数差の実測値を半導体基板中のドーパント濃度ＮBの関数としてプロットしたものであり、上式を定性的に反映した結果が得られている。
【０１１１】
次に、図３３（ａ）〜図３３（ｄ）で示された各ＭＩＳ構造でのしきい値電圧を計算する。Ｎ型ＭＯＳＦＥＴのしきい値電圧ＶTHは数９で与えられる。
【０１１２】
【数９】
【０１１３】
ここで、ＶFBはフラットバンド電圧、Ｑfはゲート絶縁膜中の固定電荷、Ｃoxはゲート絶縁膜による容量、εSiはシリコンの誘電率である。エンハンスメント型ＮＭＯＳＦＥＴでＰ型ポリシリコンゲート電極とＮ型ポリシリコンゲート電極を用いた場合のしきい値電圧ＶTHPP，ＶTHNPはは、それぞれ、数１０および数１１で表される。
【０１１４】
【数１０】
【０１１５】
【数１１】
【０１１６】
数１０と数１１とを比べると、０＜ＶTHNPは＜ＶTHPPであることが分かる。一方、エンハンスメント型ＰＭＯＳＦＥＴのしきい値電圧ＶTHは数１２で表される。
【０１１７】
【数１２】
【０１１８】
ＮＭＯＳＦＥＴでＰ型ポリシリコンゲート電極とＮ型ポリシリコンゲート電極を用いた場合のしきい値電圧ＶTHNPは，ＶTHNNは、それぞれ、数１３および数１４で表される。
【０１１９】
【数１３】
【０１２０】
【数１４】
【０１２１】
数１２と数１３とを比べると、ＶTHNN＜ＶTHNPは＜０であることが分かる。
【０１２２】
図４１および図４２は、図３２および図２６のＮＭＯＳＦＥＴにおけるゲート付近の構造を拡大した模式図である。チャネルを３つの領域に分けることができる。すなわち、図４１は側壁のポリシリコンがＰ型の場合、図４２は側壁のポリシリコンがＮ型の場合を示している。図４１は図３２，図４２は図２６のゲート電極に相当する。Ｐ型チャネル領域１００のしきい値電圧をＶTHとする。上述の議論から、Ｐ型チャネル領域１０１のしきい値電圧ＶTHPP、Ｐ型チャネル領域１０２のしきい値電圧ＶTHNPはである。いま、０＜ＶTHNN＜ＶTHPPであるので、図４１と図４２ではＮＭＯＳＦＥＴのしきい値電圧は図４１のほうが大きくなる。これは、Ｐ型シリコン基板とＰ型ポリシリコンとの仕事関数差がＰ型シリコン基板とＮ型ポリシリコンとの仕事関数差よりも大きいからである。従って、図４１の方が図４２に比べて、チャネル領域の空乏層電荷をソース／ドレインがチャージシェアする割合が小さくなり、その結果、ゲート電極が制御できる空乏層電荷は大きくなるので、しきい値電圧のロールオフは緩やかになる。
【０１２３】
図４３および図４４は、図２６および図３２のＰＭＯＳＦＥＴにおけるゲート付近の構造を拡大した模式図である。チャネルを３つの領域に分けることができる。すなわち、図４３は側壁のポリシリコンがＰ型の場合、図４４は側壁のポリシリコンがＮ型の場合を示している。図４３は図２６，図４４は図３２のゲート電極に相当する。Ｎ型チャネル領域１０３のしきい値電圧をＶTHとする。上述の議論から、Ｎ型チャネル領域１０４のしきい値電圧ＶTHNPは、Ｎ型チャネル領域１０５のしきい値電圧ＶTHNNである。いま、ＶTHNN＜ＶTHNPは＜０であるので、図４３と図４４ではＰＭＯＳＦＥＴのしきい値の絶対値は図４４のほうが大きくなる。これは、Ｎ型シリコン基板とＮ型ポリシリコンとの仕事関数差がＮ型シリコン基板とＰ型ポリシリコンとの仕事関数差よりも大きいからである。従って、図４４の方が図４３に比べて、チャネル領域の空乏層電荷をソース／ドレインがチャージシェアする割合が小さくなり、その結果、ゲート電極がゲート電極が制御できる空乏層電荷は大きくなるので、しきい値電圧のロールオフは緩やかになる。
【０１２４】
以上の理由により、側壁のポリシリコンにはＭＯＳＦＥＴのチャネル領域と同じ導電型のドーパントが高濃度にドープされているため、しきい値電圧のロールオフが緩やかになる。
【０１２５】
側壁のポリシリコンのドーパントの導電型と、チャネル領域のドーパントの導電型との組み合わせは４通りある。これらの組み合わせとその効果を表１にまとめる。
【０１２６】
【表１】
【０１２７】
側壁のポリシリコンにＭＯＳＦＥＴのチャネル領域と異なる導電型のドーパントが高濃度にドープされると図２３よりＮＭＯＳＦＥＴの場合、仕事関数差は小さくなり、ＰＭＯＳＦＥＴの場合、仕事関数差は大きくなるので、両方のＭＯＳＦＥＴのしきい値電圧の絶対値が下がる。線形領域では数１５に、また飽和領域では数１６に示すように、結果的にドレイン電流ＩDが大きくなる。
【０１２８】
【数１５】
【０１２９】
【数１６】
【０１３０】
表１の４つの構造は全て実現可能であり、表１の(1)の場合、ＣＭＯＳのどちらの側壁もＮ+にするには、ポリシリコンを堆積する段階で、Ｎ+にドープされたポリシリコンを堆積すればよい。(4)の構造の場合には、Ｐ+にドープされたポリシリコンを堆積すればよいことになる。(2)と(3)の構造は上述の通り、ノンドープのポリシリコンで側壁を形成した後、トランジスタの導電型に応じて側壁のポリシリコンにイオン注入でドーパントを打ち分ければ実現できる。
【０１３１】
また、空乏化したポリシリコンの側壁がゲート幅の方向に形成されると、ゲート電極が接する分離端での電界が緩和されるので、逆狭チャネル効果によるしきい値電圧のロールオフが緩和される効果もある。
【０１３２】
実施の形態９．
実施の形態９による半導体装置（ＭＯＳトランジスタ）が実施の形態７による半導体装置（ＭＯＳトランジスタ）と異なる第１の点は、例えば図４５に示すポリシリコンサイドウォール５ｇがノンドープトポリシリコンである点である。ポリシリコンサイドウォール５ｇがノンドープトポリシリコンであることからポリシリコンサイドウォール５ｇの抵抗値がタングステン６ｃに比べて大きくなり、ゲート電極として働くのは断面逆台形状のタングステン６ｃのみであるとみなすことができる。従って、マスク上でのゲート長４ａに比べて仕上がりゲート長４ｂはポリシリコンサイドウォール５ｇの分だけ短くなる。それゆえ、従来のストレージコンタクト（以下ＳＣと記す。）−トランスファゲート（以下ＴＧと記す。）間の距離１７ｂ（図２０参照）に比べてＳＣ−ＴＧ間距離１７ａがポリシリコンサイドウォール５ｇの膜厚分だけ長くなる。ＴＧ端周辺の電界の平均値はＳＣ−ＴＧ間の電位差をＳＣ−ＴＧ間距離で割った値である。そのため、ＳＣとＴＧ間に印加される電位差が同じであれば、ＳＣ−ＴＧ間距離が大きい方がＴＧ端周辺の電界の平均値は小さくなる。
【０１３３】
もし、メモリセルトランジスタのＴＧ端周辺の電界が強いとトラップ−アシスティッド−トンネル現象（Trap Assisted Tunnel）によりリーク電流が大きくなる。リーク電流が大きくなると、ストレージキャパシタに蓄えられていた電荷が早くリークしてしまい、ポーズリフレッシュ時間が短くなる。ポーズリフレッシュ時間が短いとメモリの消費電力が大きくなる。それゆえ、ＴＧ端周辺の電界緩和がポーズリフレッシュ時間を延ばして半導体装置の低消費電力化が実現できる。ここで、ポーズリフレッシュについて簡単に説明する。ＤＲＡＭでは、メモリセルトランジスタを介してストレージキャパシタから電子を引き抜くことにより、情報をストレージキャパシタに書き込む。情報書き込みのためのバイアス条件は、例えばＳＣが０Ｖ、ＴＧが３．６Ｖ、ビット線コンタクト（以下、ＢＣと記す。）が２Ｖ、基板が−１Ｖである。電子を引き抜くので、ストレージキャパシタには正の電位が発生する。ストレージキャパシタと電気的に接続しているＳＣが例えば２Ｖになると、メモリセルの書き込み動作が終了する。次に例えばＳＣに２Ｖ、ＴＧに０Ｖ、ＢＣに１Ｖ、そして基板に−１Ｖの電圧が印加され、この状態がポーズと呼ばれる。ポーズでは、ＳＣとＴＧの間に２Ｖの電位差が発生しており、この電位差により半導体基板内のＴＧ端周辺に電界が発生する。この電界に起因するリーク電流で記憶情報が破壊されないことを保証する時間がポーズリフレッシュ時間である。ところで、電界緩和のためにサイドウォールスペーサ１１の幅を広げてＳＣ−ＴＧ間距離を稼ぐことができる。このようにして、ＳＣ−ＴＧ間距離を稼ごうとするとメモリセルの面積が大きくなったり、また、メモリセルの面積を保ったまま、ＳＣ−ＴＧ間距離を大きくすると、ＳＣやビット線コンタクトのコンタクト径が小さくなり、コンタクト抵抗が高くなりすぎるという問題が生じる。半導体装置が集積回路である場合には、集積度を上げるためにメモリセルの面積はなるべく小さいことが好ましい。図４５と図６３とを比較して分かるように、実施の形態９によるＭＯＳトランジスタは、ゲート電極全体の大きさを変えずにＳＣ−ＴＧ間距離１７ａを長くすることができ、メモリセルの面積を小さくするのに適している。
【０１３４】
図４５に示すＭＯＳトランジスタは、基本的には実施の形態１の半導体装置の製造方法に従って得ることができる。ただし、Ｎ-ソース／ドレイン領域１３，１４を形成するためのイオン注入を０度〜７度の入射角で行う。また、Ｎ+ソース／ドレイン領域は形成されない。入射角を０度〜７度にするのは、ポリシリコンサイドウォール５ｇにリンが導入されるのを抑えるためである。ポリシリコンサイドウォール５ｇの不純物濃度が高くなって、ポリシリコンサイドウォール５ｇが電気的に金属のような振る舞いを始めると、ポリシリコンサイドウォール５ｇの部分もゲート電極として働き、ＳＣ−ＴＧ間距離を伸ばすことができなくなる。また、Ｎ+ソース／ドレイン領域を形成しないのは、ゲート端領域１６ａ付近の空乏層が横方向に伸びやすい状態をつくり、ゲート端領域１６ａ内の電界強度を緩和するためである。
【０１３５】
また、図４６に示すようにＢＣ側のポリシリコンサイドウォール５ｈは、導電型がＮ型になるよう高濃度にドープされている。一方、ＳＣ側のポリシリコンサイドウォール５ｇはノンドープトポリシリコンである。図４６の構成では、表１に示すように、書き込み時のドレイン電流が増加する。さらに、ポーズ時にはＳＣ周辺のゲート端の電界が緩和されてリーク電流が減少することから、長いリフレッシュ時間を設定できる。
【０１３６】
次に、ソース／ドレイン領域の構成が異なるものについて説明する。図４７の断面構造を持つ半導体基板１ａの全面に、ゲート電極７およびサイドウォールスペーサ１１をマスクとして、例えば砒素が、注入エネルギー３０ｋｅＶ、ドーズ量５×１０15／ｃｍ2という条件でイオン注入される。その後、熱処理を加えるとイオン注入されたドーパントは電気的に活性化され、Ｎ-ソース／ドレイン領域よりも深いところまで、図４７に示すようなＮ+ソース／ドレイン領域１２ａが形成され、すなわち、ＬＤＤ（Lightly Doped Drain）構造が形成される。ＬＤＤ構造において、ポリシリコンサイドウォール５が例えば不純物を含まない真性半導体の場合、通常のゲート電極構造を有するＬＤＤ構造よりもゲート絶縁膜２の端部付近での電界強度が緩和される。また、しきい値電圧のロールオフ緩和効果も大きくなる。
【０１３７】
図４７に示すゲート電極構造では、垂直方向に対してはゲート金属電極を構成しているタングステン６ａが窒化タングステン６ｂを介してゲート絶縁膜２に接続しているため、ポリシリコンゲート電極で問題となっていた電極の空乏化によるしきい値電圧の変動やドレイン電流の劣化がない。
【０１３８】
また、図５の状態から、例えば、砒素を注入エネルギー５０ｋｅＶ、ドーズ量１×１０14／ｃｍ2でイオン注入し、第２のＮ-ソース／ドレイン層を形成する。その後、例えば砒素を注入エネルギー２０ｋｅＶ、ドーズ量５×１０15／ｃｍ2でイオン注入し、Ｎ+ソース／ドレイン領域１２ａを形成する。次に、半導体基板１ａの全面に、例えば、コバルトを堆積した後、ＲＴＡ（Rapid Thermal Anneal）により１０００℃で３０秒間熱処理を加えると、コバルトは半導体基板１ａとのみ反応してシリサイド１２ｃを形成する。コバルトは絶縁膜１０ｂとは反応を起こさないので、ＲＴＡ処理後もコバルトのままである。そのため、シリサイド１２ｃは半導体基板１ａと密着しているが、コバルトは絶縁膜１０ｂとは密着していない。そのため、ウエットエッチング処理すると、絶縁膜１０ｂ上のコバルトはエッチング除去され、Ｎ+ソース／ドレイン領域１２ａ上のみにシリサイド１２ｃが形成される。半導体基板１ａ上にシリサイド１２ｃを形成するのは、Ｎ+ソース／ドレイン領域１２ａのシート抵抗を下げるためである。このシート抵抗が下がると、外部から印加される電圧の状況が同じであっても、トランジスタのドレイン電流が増加して回路性能が向上する。
【０１３９】
このように第２のＮ-ソース／ドレイン領域を形成するのは、ソース／ドレイン接合を深くすることにより、シリサイド１２ｃがソース／ドレイン接合に達するのを防ぐためである。シリサイド１２ｃが接合に達するとリーク電流が増大し、回路の消費電力の増大や回路が設計通りに動かない等の問題点を生じさせる。図４８に示したＤＤＤ（Doubly Doped Drain）構造という。ＤＤＤ構造において、ポリシリコンサイドウォール５が例えば不純物を含まない真性半導体の場合、通常のゲート電極構造を有するＤＤＤ構造よりもゲート絶縁膜２の端部付近での電界強度が緩和される。また、しきい値電圧のロールオフ緩和効果も大きくなる。
【０１４０】
また、図５の状態から、例えば砒素を注入エネルギー１０ｋｅＶ、ドーズ量５×１０15／ｃｍ2でイオン注入し、Ｎ+ソース／ドレイン領域１２ａを形成する。次に、例えばＮ+ソース／ドレイン領域１２ａ上に選択的にＮ型のドーパントが高濃度にドープされたＳｉＧｅを結晶成長させ、エレベーテッド（elevated）・ソース／ドレイン領域１２ｄを形成すると図４９のようになる。砒素の注入エネルギーが低いので、図４９のＮ+ソース／ドレイン領域９ａは、図４８のＬＤＤ構造を持つトランジスタに比べて浅く形成される。これは、ソース／ドレイン領域９ａ間のパンチスルーを抑制するためである。しかしながら接合が浅くなると、Ｎ+ソース／ドレイン領域１２ａのシート抵抗が上昇する。エレベーテッド・ソース／ドレイン領域１２ｄを形成するのは、ソース／ドレイン領域１２ａにおけるシート抵抗を下げるためである。図４９の構造においても、ポリシリコンサイドウォール５が例えば不純物を含まない真性半導体の場合には図４８のＬＤＤ構造と同様に、ゲート絶縁膜２の端部付近での電界強度が緩和され、しきい値電圧のロールオフ緩和効果も大きくなる。
【０１４１】
図４７から図４９に示すゲート電極構造で、ゲート金属電極であるタングステン６ｂの仕上がりゲート長４ｂはマスク上のゲート長４ａよりポリシリコンサイドウォール５の膜厚分だけ縮小でき、転写能力以上の微細なトランジスタを形成できるのは、上記実施の形態と同様である。
【０１４２】
以上、Ｎ型トランジスタを例に説明したが、Ｐ型トランジスタに適用しても同様の効果が得られることはいうまでもない。その際には、Ｎ型トランジスタのソース／ドレイン領域においてＮ型のドーパントが用いられているところでは、Ｎ型のドーパントに代えてＰ型のドーパントを用い、Ｐ型のドーパントが用いられているところでは、Ｐ型のドーパントに代えてＮ型のドーパントを用いる。
【０１４３】
なお、上記実施の形態９の説明では、窒化タングステン６ｂが形成されているものについて説明したが、図５０〜図５４に示すように、窒化タングステン６ｂが省かれてあってもよく、上記実施の形態と同様の効果を奏する。
【０１４４】
実施の形態１０．
次に、この発明の実施の形態１０による半導体装置について説明する。実施の形態１０による半導体装置は、実施の形態７の半導体装置とは接着部材として用いられるポリシリコンサイドウォールの組成が異なる。実施の形態１０のポリシリコンサイドウォールは、ドーパントとしてのホウ素の他にホウ素の拡散を防止するために窒素が注入されている。図５５は、この発明の実施の形態１０による半導体装置（ＣＭＯＳトランジスタ）の断面の一構成例を示す模式図である。図５５において、タングステン６ｃの側面に形成されたポリシリコンサイドウォール５ｋには、高濃度のホウ素と窒素がドープされている。図５６のポリシリコンサイドウォール５ｍはホウ素のみがドープされていて窒素がドープされていないポリシリコンであるため、ポリシリコンサイドウォール５ｍからゲート絶縁膜２へのホウ素の拡散が抑制されない。そのため、矢印１２０で示すように、ポリシリコンサイドウォール５ｍからゲート絶縁膜２を突き抜けて半導体基板１ａにホウ素が侵入する。ホウ素がチャネル領域１２１に達すると、ＭＯＳＦＥＴのしきい値変動の原因になる。一方、イオン注入などで窒素が導入されているポリシリコンサイドウォール５ｋではこのようなホウ素の突き抜け現象が抑制されている。
【０１４５】
イオン注入で窒素をポリシリコンサイドウォール５ｋに導入する工程について説明する。図５７は図２８の断面形状を有する半導体基板１ａを得るのとほぼ同じ工程を経て得られる半導体基板１ａの断面構造を示している。図５７の構造が図２８の構造と異なる点は、ポリシリコンサイドウォール５ｃがノンドープトポリシリコンであるのに対し、ポリシリコンサイドウォール５ｊが高濃度にホウ素がドープされているポリシリコンである点である。その他図２８と同一符号のものは同一符号部分に相当する部分である。図５７のシリコン酸化膜３ｂをエッチング除去後、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのソース／ドレイン領域６８，７０のポケット注入層６９，７１をイオン注入で形成する。その後、半導体基板１ａの全面に対する斜めイオン注入によって高濃度に窒素１２３がポリシリコンサイドウォール５ｋへ注入される（図５８参照）。このとき、窒素１２３は半導体基板１ａの表面にも導入される。その後、図３０および図２６を用いて説明した工程を経て図５５の断面形状が得られる。
【０１４６】
また、ＬＤＤ構造やＤＤＤ構造を有するＰ型トランジスタの場合、図５９に示すＰＭＯＳＦＥＴのように、Ｐ-およびＰ+ソース／ドレイン領域７０，６７のホウ素がゲート絶縁膜２へ拡散する量が大きくなるほど、ゲート絶縁膜２の信頼性が低下する現象が観測されている。サイドウォールスペーサ１１の幅を狭くなるとＰ+ソース／ドレイン領域からゲート絶縁膜２へのホウ素の拡散量が多くなるので、サイドウォールスペーサの幅は大きい方が好ましい。それゆえ、ポリシリコンサイドウォール５ｋの膜厚分だけ実効的なサイドウォールスペーサの幅が広い図５９のＰＭＯＳトランジスタはゲート絶縁膜２の信頼性の面からも有利である。さらに、窒素イオンが半導体基板１ａの表面に導入されると、半導体中のホウ素イオンの拡散が抑制され、半導体基板１ａからゲート酸化膜へのホウ素の流れが防止されるので、ゲート絶縁膜の信頼性は、従来のものに比べてよくなる。また、窒素イオンは、ホウ素の拡散を抑制する効果の他に、ゲート酸化膜と半導体基板界面に存在するダングリングボンドを終端し界面準位密度を下げるため、ホットキャリアによるＭＯＳＦＥＴの劣化を抑制する効果もある。なお、図６０に示すように、窒化タングステン６ｂを省いてもよく、上記実施の形態と同様の効果を奏する。
【０１４７】
なお、上記実施の形態１から実施の形態１０において、ゲート電極の側面にあるポリシリコンサイドウォール５の代わりに、ポリシリコンゲルマニウム（poly-Si1-XGeX）からなるサイドウォールを用いてもよい。ポリシリコンゲルマニウムはシート抵抗が低くまた、ドーパントの活性化率が高いという利点があり、そのため、ゲート電極の空乏化が起こりにくくなる。特に活性化率が高くなるのは、シリコンとゲルマニウムのモル比が８対２の割合のシリコンゲルマニウム（Ｓｉ0.8Ｇｅ0.2）である。また、ポリシリコンサイドウォール５の代わりに、窒化チタン（ＴｉＮｘ）や窒化タングステン（ＷＮｘ）等の金属窒化物または酸化アルミニウム（Ａｉ2Ｏ3）や酸化タンタル（Ｔａ2Ｏ3）等の金属酸化膜を用いても、これらの材料からなるサイドウォールは空乏化しないので、同様の効果を奏する。これら材料からなる薄膜は、例えばＣＶＤ法で形成できる。
【０１４８】
また、上記実施の形態１から実施の形態１０における導体の材料である金属に、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、コバルト（Ｃｏ）、チタン（Ｔｉ）等が用いられる。
また、導体の材料として金属の代わりに超伝導体を用いてもよい。
【０１４９】
図１はこの発明の実施の形態１であるの構成を示すブロック図である。
【符号の説明】
【０１５０】
１ａ 半導体基板、２ ゲート絶縁膜、３ 絶縁膜、４ 溝、５，５ａ〜５ｍ ポリシリコンサイドウォール、６ａ タングステン膜、６ｂ 窒化タングステン。
【技術分野】
【０００１】
この発明はＭＯＳ（Metal Oxide Semiconductor）キャパシタ、ＭＯＳトランジスタおよび半導体集積回路などの半導体装置に関し、特に絶縁膜上に導体が形成されている半導体装置に関するものである。
【背景技術】
【０００２】
従来の半導体装置の例として、ＭＯＳキャパシタ、ＭＯＳトランジスタおよび半導体集積回路を挙げて説明する。ＭＯＳキャパシタおよびＭＯＳトランジスタではゲート絶縁膜上の電極が、絶縁膜上に形成される導体に相当する。また、半導体集積回路では層間絶縁膜上の配線が、絶縁膜上に形成される導体に相当する。
【０００３】
図６１は、従来のＭＯＳキャパシタの断面構造の一例を示す模式図である。図６１に示すＭＯＳキャパシタにおいては、半導体基板２０１ａ上の一方主面に在るＮ型不純物拡散層２０１ｂ上に、ゲート絶縁膜２０２が設けられている。そのゲート絶縁膜２０２上に、ホウ素がドープされたポリシリコン２０３とタングステンシリサイド２０４が順に積層されてゲート電極を構成している。そのタングステンシリサイド２０４の上には、絶縁膜２０５が形成される。図６１に記入された矢印２０６は、ポリシリコン２０３中のホウ素がゲート絶縁膜２０２を突き抜けてＮ型不純物拡散層２０１ｂへ達することを表している。このようなポリシリコン２０３中のホウ素がゲート絶縁膜２０２を突き抜ける現象は、半導体基板２０１ａ中のドーパントを電気的に活性化するために行われる熱処理によってホウ素がゲート絶縁膜２０２中を熱拡散することによって起こる。このため、ＭＯＳ構造のしきい値電圧が変動する問題がある。また、ポリシリコン２０３中のホウ素は、矢印２０７で示すように、ポリシリコン２０３からタングステンシリサイド（ＷＳｉｘ）２０４へ、上述の熱処理中に吸い出される。なお、ＷＳｉｘのｘは組成比を表しており、通常、２から３の間の値をとる。
【０００４】
ゲート絶縁膜２０２を突き抜けたりタングステンシリサイド２０４に吸い出されたりすることによるホウ素の移動によって、ポリシリコン２０３中のホウ素の濃度が下がると、半導体基板２０１ａを基準とする負の電圧をタングステンシリサイド２０４に印加したときにポリシリコン２０３が空乏化する。ポリシリコン２０３が空乏化すると、チャネルが反転する領域、すなわち負の電圧印加領域で、図６２に示すようにゲート容量が減少する。
【０００５】
ＭＯＳキャパシタと同様のことがＭＯＳトランジスタにおいても発生する。図６３は、従来のＤＲＡＭのメモリセルを構成するＭＯＳトランジスタの断面構造を示している。まず、図６３のＭＯＳトランジスタの構造について説明する。図６３のＭＯＳトランジスタは、半導体基板１ａの一方主面上にシリコン酸化膜で形成されたシャロートレンチアイソレーション（Shallow Trench Isolation）２０によって、半導体基板１ａ上の他の素子（図示省略）から分離されている。以下、シャロートレンチアイソレーションをＳＴＩと記す。ＳＴＩ２０で囲まれた半導体基板１ａの一方主面内に、ストレージキャパシタ（図示省略）に接続されるＮ型ソース／ドレイン領域１３が形成されている。ＳＴＩ２０で囲まれた半導体基板１ａの一方主面内に、Ｎ型ソース／ドレイン領域１３と接しないようにＮ型ソース／ドレイン領域１４が形成されている。このＮ型ソース／ドレイン領域１４は、ビット線（図示省略）に接続される。半導体基板１ａ内においてＮ型ソース／ドレイン領域１３とＮ型ソース／ドレイン領域１４に挟まれた領域がチャネル領域であるが、そのチャネル領域の半導体基板１ａの一方主面上に、ゲート絶縁膜２は形成されている。ゲート絶縁膜２の上にドープトポリシリコン１８が層状に形成されており、そのドープトポリシリコン１８の上にタングステンシリサイド１９が層状に形成されている。これらドープトポリシリコン１８とタングステンシリサイド１９とがゲート電極を構成する。また、半導体基板１ａの一方主面上には、ゲート絶縁膜２とゲート電極とを覆うように窒化酸化膜１０ａが形成され、その窒化酸化膜１０ａの上には約５０ｎｍの膜厚を持った絶縁膜１０ｂが形成されている。
ＭＯＳキャパシタと同様の理由により、ドープトポリシリコン１８が空乏化してゲート容量が減少すると、ＭＯＳトランジスタにおいてはドレイン電流が減少し、回路性能が劣化する。例えば、特開平５−２４３５６４号公報にはしきい値電圧調整のためタングステンサイドウォールとリンドープトポリシリコンとの組み合わせからなるＭＯＳトランジスタが開示されているが、このような構成であってもゲート電極の空乏化の問題が存在する。
【０００６】
上記のゲート空乏化の問題を解決するための一つの方法として、金属ゲート電極を用いることが提案されている。図６４は、金属ゲート電極を用いてＭＯＳキャパシタの構造の一例を示している。図６４のＭＯＳキャパシタにおいては、図６１のポリシリコン２０３とタングステンシリサイド２０４に代えて、タングステン２０９が用いられている。このタングステン２０９は、膜厚の薄い窒化タングステン２０８（ＷＮｘ）を挟んで、ゲート絶縁膜２０２の上に形成されている。窒化タングステン２０８がタングステン２０９の下に敷かれているのは、タングステン原子がゲート絶縁膜２０２中へ拡散して固定電荷を形成するのを防ぐためである。固定電荷が形成されると、トランジスタのしきい値電圧が設計段階で想定している以上に大きく変動するという不具合を発生する。また、タングステン原子が他の領域へ拡散するのを防止する目的で、タングステン２０９の上に絶縁膜２０５が設けられている。図６４に示すＭＯＳキャパシタの構造では、ゲート電極での空乏化は起こらない。そのため、ゲート空乏化に起因したドレイン電流の減少も生じない。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来の半導体装置は上記のように構成されており、金属ゲート電極とゲート絶縁膜の間に窒化タングステンなどの金属窒化物を挟んでも、タングステンなどの金属ゲート電極とゲート絶縁膜との密着性が悪く、金属ゲート電極は剥がれやすいという問題がある。この問題は、特にゲート長２１０やゲート幅が小さくなるにつれてゲート絶縁膜２０２とタングステン２０９が接する面積が小さくなるので、半導体装置の微細化が進むと益々重要な問題となる。
【０００８】
この剥がれの問題は、ゲート電極にタングステンを用いた場合のみならず、例えば、金属をＤＲＡＭのビット線として用いた場合にも同様の問題が生じる。例えば、図６５は、ＤＲＡＭのメモリセルが形成されている領域をワード線と平行な一断面で切断したときの断面構造を示しているが、タングステンなどの金属で形成されたビット線２１９において剥がれの問題が生じる。
【０００９】
ここで、ＤＲＡＭのうち図６５に示されている構造について説明する。半導体基板１ａの一方主面には、ＳＴＩ２０が形成されており、このＳＴＩ２０はＮ型不純物拡散層２２０を構成要素とするＭＯＳトランジスタを分離している。このような構造を持った半導体基板１ａの上には、その全面に層間絶縁膜２１２が形成され、その層間絶縁膜２１２の上には窒化膜２１３が形成されている。これら窒化膜２１３と層間絶縁膜２１２とを貫通してＮ型不純物拡散層２２０に達するスルーホール内部と窒化膜２１３の上とにストレージノード２１５が形成されている。ストレージノード２１５に対応するセルプレート２１７とストレージノード２１５との間には、誘電体２１６が挟まれている。ストレージノード２１５とセルプレート２１７を覆う層間絶縁膜２１４が窒化膜２１３上に形成されている。この層間絶縁膜２１４の上に絶縁膜２１８が形成され、その絶縁膜２１８上にビット線２１９が配置されている。
【００１０】
ビット線２１９は、絶縁膜２１８上にタングステン膜を堆積した後、パターニングしたレジストをマスクとして、余分なタングステン膜をエッチング除去することによって形成される。ＤＲＡＭの世代交代が進むにつれてメモリセルの集積度の向上が予想されるが、現在、ビット線２１９の線幅は０．１μｍから０．２μｍ程度が最小値である。図６５のような構造においても、絶縁膜２１８とタングステン製の配線２１９との密着力が弱いため、ウェーハ上のビット線の一部の領域で、配線２１９が絶縁膜２１８から剥がれて、断線したり、また剥がれたタングステンがずれて、隣のビット線とショートする問題が生じる。
【００１１】
この発明は上記の問題点を解消するためになされたものであり、導体とその導体が形成されている絶縁膜との間の接着力を向上させることを目的とする。さらに、ＭＯＳトランジスタの場合には、金属と同等かそれよりも高い導電性を持った材料でゲート電極を構成することによってゲート電極で空乏化を起こさせないようにすることを目的とする。
【課題を解決するための手段】
【００１２】
この発明に係る請求項１記載の半導体装置の製造方法は、表面を有する半導体基板を用意する工程と、前記半導体基板の表面上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に前記第１絶縁膜の一部が露出するような開口部を有する第２絶縁膜を形成する工程と、前記開口部に金属酸化物を形成する工程と、前記金属酸化物が形成された前記開口部において、前記金属酸化物を覆うように金属を埋め込む工程とを有する。
【００１３】
請求項２記載の半導体装置の製造方法において、前記金属を埋め込む工程は、前記金属酸化物上にバリア膜を形成する工程と、前記金属酸化物が形成された前記開口部において、前記バリア膜に接するように前記金属を埋め込む工程とを含む。
【００１４】
この発明に係る請求項３記載の半導体装置の製造方法は、表面を有する半導体基板を用意する工程と、前記半導体基板の表面上に第１絶縁膜を形成する工程と、前記絶縁膜上に前記第１絶縁膜の一部が露出するような開口部を有する第２絶縁膜を形成する工程と、前記開口部に金属窒化物を形成する工程と、前記金属窒化物が形成された前記開口部において、前記金属窒化物を覆うように金属を埋め込む工程とを有する。
【００１５】
請求項４記載の半導体装置の製造方法において、前記金属を埋め込む工程は、前記金属窒化物上にバリア膜を形成する工程と、前記金属窒化物が形成された前記開口部において、前記バリア膜に接するように前記金属を埋め込む工程とを含む。
【００１６】
この発明に係る請求項５記載の半導体装置の製造方法は、半導体基板の一方主面に第１絶縁膜を形成する工程と、前記第１絶縁膜上に接着部材を形成する工程と、前記第１絶縁膜上および前記接着部材の側面上にバリア層を形成する工程と、前記バリア層上に金属を形成する工程とを備え、前記バリア層は、前記金属を構成している物質の拡散を防止することを特徴とする。
【００１７】
請求項６記載の半導体装置の製造方法において、前記接着部材を形成する工程は、前記絶縁膜との間の接着力および前記バリア層との間の接着力が前記金属と前記バリア層との間の接着力よりも大きい材質を用いて前記接着部材を形成する工程を含むことを特徴とする。
【発明の効果】
【００１８】
第１の態様の半導体装置の製造方法によれば、バリア層が導体の側面と接している分だけ接触面積が増大するので、導体が半導体基板から剥がれ難くなるという効果がある。
【００１９】
第２の態様の半導体装置の製造方法によれば、接着部材の側面上のバリア層が剥がれにくいので、導体と絶縁膜の間における接着力の向上を実効あるものとすることができるという効果がある。
【００２０】
第３の態様の半導体装置の製造方法によれば、接着部材と導体の接着力の分だけ導体と半導体基板の接着力が向上し、導体が半導体基板から剥がれ難くなるという効果がある。
【００２１】
第４の態様の半導体装置の製造方法によれば、穴を接着部材が形成されるべき場所に形成すれば、接着部材を所望の位置に所望の平面形状で簡単に設けることができるという効果がある。
【００２２】
第５の態様の半導体装置の製造方法によれば、穴を形成するときに第１の絶縁膜に与えるエッチング等のダメージを小さくすることができるという効果がある。
【００２３】
第６の態様の半導体装置の製造方法によれば、穴の中に接着部材と導体とを一緒に埋め込むという簡単な作業で接着部材を導体の側面に簡単に形成することができるという効果がある。
【００２４】
第７の態様の半導体装置の製造方法によれば、平坦化後に、導体の段差に起因した不具合、例えば第２の絶縁膜上の導体の残りや穴の中に存する導体の削り過ぎなどの不具合を減少させることができるという効果がある。
【００２５】
第８の態様の半導体装置の製造方法によれば、穴が均一に配置されることによって前記第２の絶縁膜上に存する前記導体の段差が小さくなり、平坦化後に、導体の段差に起因した不具合、例えば第２の絶縁膜上の導体の残りや穴の中に存する導体の削り過ぎなどの不具合を減少させることができるという効果がある。
【００２６】
第９の態様の半導体装置によれば、接着部材と導体の接着力の分だけ導体と半導体基板の接着力が向上し、導体が半導体基板から剥がれ難くなるという効果がある。
【００２７】
第１０の態様の半導体装置によれば、第１の導体と絶縁膜と接着部材の３者の間の接着力の関係を容易に実現できるという効果がある。
【００２８】
第１１の態様の半導体装置によれば、バリア層が導体の側面と接している分だけ接触面積が増大するので、導体が半導体基板から剥がれ難くなるという効果がある。
【００２９】
第１２の態様の半導体装置によれば、接着部材の側面上のバリア層が剥がれにくいので、導体と絶縁膜の間における接着力の向上を実効あるものとすることができるという効果がある。
【００３０】
第１３の態様の半導体装置によれば、バリア層の機能並びに絶縁膜と下層部との間の接着力、下層部とバリア層との間の接着力および第１の導体とバリア層との間の接着力の関係を容易に実現することができるという効果がある。
【００３１】
第１４の態様の半導体装置によれば、第１の導体と接着部材からなるゲート電極の幅が第１の導体の上底、例えば第１の導体がフォトリソグラフィによって形成される場合にはマスクの幅よりも広くならないので、集積度を向上するのに適した構造を得ることができるという効果がある。
【００３２】
第１５の態様の半導体装置によれば、ＭＯＳトランジスタのゲート電極の剥がれを防止して、ゲート電極とゲート絶縁膜との間に隙間ができてＭＯＳトランジスタが設計通りの機能を発揮しなくなるのを防止することができる。
【００３３】
第１６の態様の半導体装置によれば、ゲート絶縁膜に高い誘電率を持たせつつ、第１の導体が半導体基板に接着する力を向上させることができるという効果がある。
【００３４】
第１７の態様の半導体装置によれば、シリコンあるいはシリコンゲルマニウムが空乏化してゲート端での電界強度を緩和できるという効果がある。
【００３５】
第１８の態様の半導体装置によれば、ゲート電極が空乏化しないＭＯＳトランジスタを容易に形成することができるという効果がある。
【００３６】
第１９の態様の半導体装置によれば、しきい値電圧のロールオフが緩やかなＭＯＳトランジスタを形成しやすくなるという効果がある。
【００３７】
第２０の態様の半導体装置によれば、集積回路の中に多数存在する配線が剥離しにくくなり、丈夫で扱いやすい半導体装置を得ることができるという効果がある。
【００３８】
第２１の態様の半導体装置によれば、第２の導体の剥離を防止することができ、例えば第２の導体の剥離による断線や短絡を防止できるという効果がある。なお、請求項番号と態様番号との間に相関はない。
【図面の簡単な説明】
【００３９】
【図１】実施の形態１の半導体装置の製造方法における一製造工程を示す模式図である。
【図２】実施の形態１の半導体装置の製造方法における一製造工程を示す模式図である。
【図３】実施の形態１の半導体装置の製造方法における一製造工程を示す模式図である。
【図４】実施の形態１の半導体装置の製造方法における一製造工程を示す模式図である。
【図５】実施の形態１の半導体装置の製造方法における一製造工程を示す模式図である。
【図６】しきい値電圧のロールオフについて説明するためのグラフである。
【図７】実施の形態２の半導体装置の製造方法における一製造工程を示す模式図である。
【図８】実施の形態２の半導体装置の製造方法における一製造工程を示す模式図である。
【図９】従来の半導体装置の製造方法における一製造工程を示す模式図である。
【図１０】従来の半導体装置の製造方法における一製造工程を示す模式図である。
【図１１】実施の形態３の半導体装置の製造方法における一製造工程を示す模式図である。
【図１２】実施の形態３の半導体装置の製造方法における一製造工程を示す模式図である。
【図１３】実施の形態３の半導体装置の製造方法における一製造工程を示す模式図である。
【図１４】実施の形態４の半導体装置の製造方法における一製造工程を示す模式図である。
【図１５】実施の形態４の半導体装置の製造方法における一製造工程を示す模式図である。
【図１６】実施の形態４の半導体装置の製造方法における一製造工程を示す模式図である。
【図１７】従来の半導体装置の製造方法における一製造工程を示す模式図である。
【図１８】従来の半導体装置の製造方法における一製造工程を示す模式図である。
【図１９】従来の半導体装置の製造方法における一製造工程を示す模式図である。
【図２０】実施の形態５の半導体装置の製造方法における一製造工程を示す模式図である。
【図２１】実施の形態５の半導体装置の製造方法における一製造工程を示す模式図である。
【図２２】実施の形態６の半導体装置の製造方法における一製造工程を示す模式図である。
【図２３】実施の形態６の半導体装置の製造方法における一製造工程を示す模式図である。
【図２４】実施の形態６の半導体装置の製造方法における一製造工程を示す模式図である。
【図２５】実施の形態７の半導体装置の一構成例を示す模式図である。
【図２６】実施の形態７の半導体装置の他の構成例を示す模式図である。
【図２７】実施の形態７の半導体装置の製造方法における一製造工程を示す模式図である。
【図２８】実施の形態７の半導体装置の製造方法における一製造工程を示す模式図である。
【図２９】実施の形態７の半導体装置の製造方法における一製造工程を示す模式図である。
【図３０】実施の形態７の半導体装置の製造方法における一製造工程を示す模式図である。
【図３１】実施の形態７の半導体装置の一構成例を示す模式図である。
【図３２】実施の形態７の半導体装置の他の構成例を示す模式図である。
【図３３】従来のＭＯＳ構造を説明するための概念図である。
【図３４】半導体のバンド構造を説明するためのバンド図である。
【図３５】ＭＯＳ構造のバンド構造を説明するための図である。
【図３６】Ｎ型半導体基板上に形成されたＮ+ポリシリコンゲート電極を有するＭＯＳ構造のバンド図である。
【図３７】Ｎ型半導体基板上に形成されたＰ+ポリシリコンゲート電極を有するＭＯＳ構造のバンド図である。
【図３８】Ｐ型半導体基板上に形成されたＮ+ポリシリコンゲート電極を有するＭＯＳ構造のバンド図である。
【図３９】Ｐ型半導体基板上に形成されたＰ+ポリシリコンゲート電極を有するＭＯＳ構造のバンド図である。
【図４０】ゲート電極と半導体の仕事関数差と半導体中のドーパント濃度の関係を示す図である。
【図４１】実施の形態８の半導体装置のゲート電極部分を示す模式図である。
【図４２】実施の形態８の半導体装置のゲート電極部分を示す模式図である。
【図４３】実施の形態８の半導体装置のゲート電極部分を示す模式図である。
【図４４】実施の形態８の半導体装置のゲート電極部分を示す模式図である。
【図４５】実施の形態９の半導体装置の製造方法における一製造工程を示す模式図である。
【図４６】実施の形態９の半導体装置の製造方法における一製造工程を示す模式図である。
【図４７】実施の形態９の半導体装置の製造方法における一製造工程を示す模式図である。
【図４８】実施の形態９の半導体装置の製造方法における一製造工程を示す模式図である。
【図４９】実施の形態９の半導体装置の製造方法における一製造工程を示す模式図である。
【図５０】実施の形態９の半導体装置の製造方法における一製造工程を示す模式図である。
【図５１】実施の形態９の半導体装置の製造方法における一製造工程を示す模式図である。
【図５２】実施の形態９の半導体装置の製造方法における一製造工程を示す模式図である。
【図５３】実施の形態９の半導体装置の製造方法における一製造工程を示す模式図である。
【図５４】実施の形態９の半導体装置の製造方法における一製造工程を示す模式図である。
【図５５】実施の形態１０の半導体装置の一構成例を示す模式図である。
【図５６】実施の形態１の半導体装置の一部を拡大した部分拡大図である。
【図５７】実施の形態１０の半導体装置の製造方法における一製造工程を示す模式図である。
【図５８】実施の形態１０の半導体装置の製造方法における一製造工程を示す模式図である。
【図５９】実施の形態１０の半導体装置の一部を拡大した部分拡大図である。
【図６０】実施の形態１０の半導体装置の一構成例を示す模式図である。
【図６１】従来の半導体装置の一構成例を示す模式図である。
【図６２】従来の半導体装置のゲート容量のゲート電圧依存性を示す図である。
【図６３】従来の半導体装置の他の構成例を示す模式図である。
【図６４】従来の半導体装置の他の構成例を示す模式図である。
【図６５】従来の半導体装置の他の構成例を示す模式図である。
【図６６】実施の形態３による半導体装置の製造方法における他の製造工程を示す模式図である。
【図６７】実施の形態３による半導体装置の製造方法における他の製造工程を示す模式図である。
【図６８】実施の形態６による半導体装置の製造方法における他の製造工程を示す模式図である。
【発明を実施するための形態】
【００４０】
実施の形態１．
この発明の実施の形態１による半導体装置の製造方法では、半導体基板の一方主面に絶縁膜を形成し、さらにその絶縁膜上に接着部材を形成する。その後、絶縁膜上および接着部材の側面上にバリア層が形成される。バリア層の上に導体が形成される。接着部材は、絶縁膜との間の接着力およびバリア層との間の接着力が導体とバリア層との間の接着力よりも大きい材質からなっており、絶縁膜上に形成される。また、バリア層を構成する材質は、導体を構成している物質の拡散を防止する機能を有している。このバリア層は、接着部材と導体との間に形成され、これら両層に接している。このバリア層によって、導体の構成材料が接着部材の内部に侵入するのを防止することができ、接着部材を介して絶縁膜に導体の構成部材が侵入するのを防止することができる。絶縁膜と下層部との間の接着力および下層部とバリア層との間の接着力は、導体とバリア層との間の接着力よりも大きいので、導体側面部分がバリア層に接着している分だけ接着部材を持たない構造の半導体装置に比べて接着力が向上する。そのため、その後の製造工程中において、導体が絶縁膜から剥がれ難くなり、不良品が発生する割合が減少する。
【００４１】
図１から図５は、それぞれ、実施の形態１による半導体装置の製造方法を説明するための図であり、各製造工程における、半導体基板の断面構造を示す模式図である。半導体装置の各構成要素が半導体基板に形成されるが、これらの構成要素のうちで発明の説明にとって重要でないものは、図１から図５において省略されている。例えば、半導体装置がＭＯＳトランジスタを含む半導体集積回路である場合、まず、半導体基板に形成されるＭＯＳトランジスタを他の素子から分離するためのＳＴＩ形成後、ウェルやチャネルなどを形成するためのイオン注入が行われるなどして半導体装置が形成されるが、省略されているのはこれらＳＴＩや他の素子等である。
【００４２】
図１に示す断面構造を得るためにまず、半導体基板１ａの一方主面に約３ｎｍの膜厚を持つゲート絶縁膜２が例えばシリコン酸化膜で形成される。次に膜厚約１００ｎｍの絶縁膜３がゲート絶縁膜２上に形成された後、その絶縁膜３上にレジストが塗布され、転写工程を経てそのレジストがパターニングされる。このレジストをマスクとして、絶縁膜３の一部が異方性エッチングにより除去されて溝４が形成される。ゲート電極を形成するための穴である溝４はゲート電極が形成されるべきところに形成される。異方性エッチングの際にゲート絶縁膜２と絶縁膜３との間でエッチングの選択比がないと、ゲート絶縁膜２までもがエッチングにより除去されてしまうので、選択比を十分に大きくとることが望ましい。例えば、絶縁膜３にはＣＶＤ法で形成されたシリコン窒化膜（Ｓｉ3Ｎ4）とシリコン酸化膜（ＳｉＯ2）の２層構造の膜が用いられ、ゲート酸化膜２にはＮＯ雰囲気で基板を窒化酸化することにより形成された窒化酸化膜（ＳｉＯＮ）が用いられる。このレジストを除去すると、ゲート電極を形成するための溝４が作り込まれた図１の構造が現れる。この溝４の長さ４ａはマスク上のゲート長であって、例えば１５０ｎｍ程度である。
【００４３】
次に、溝４の中にも入るように、不純物がドープされていないポリシリコンを絶縁膜３の全面に約３０ｎｍ堆積する。異方性エッチングでポリシリコンを除去すると、溝４の内壁に、ポリシリコンサイドウォール５が接着部材として形成される。ここでノンドープのポリシリコンを堆積するのは、トランジスタがＮ型かＰ型かによって後工程のイオン注入でこのポリシリコンをＮ型あるいはＰ型の半導体にするためである。このポリシリコンは、ノンドープのアモルファスシリコンやポリシリコンゲルマニウムで代用しても同様の効果が得られる。ポリシリコン形成後に行われる熱処理工程で、ポリシリコンやアモルファスシリコンのグレインは結晶成長するので、熱処理工程を経たポリシリコンのグレインサイズは大きくなる。ポリシリコンよりアモルファスシリコンの方が大きなグレインが得られる。
【００４４】
次に、バリア層として、例えば、膜厚２ｎｍの窒化タングステン６ｂを、露出しているゲート絶縁膜２、ポリシリコンサイドウォール５および絶縁膜３の上に堆積する。その窒化タングステン６ｂの上にタングステン膜６ａを約１００ｎｍの厚みに堆積すると、図２に示すように溝４がタングステン膜６ａで埋め込まれる。窒化タングステン６ｂを敷くのは、金属であるタングステンがゲート絶縁膜２、ポリシリコンサイドウォール５およびその他の領域へ拡散して反応することによって異物を形成することを防止するためである。
【００４５】
次に、ＣＭＰ（Chemical Mechanical Polishing）でタングステン膜６ａを平坦化すると、溝４を埋め込んだ状態でゲート電極７が形成される。このとき、タングステン膜６ａの平坦化のために窒化シリコン膜３ａも削られる。このようにしてできたゲート電極は、ポリシリコンサイドウォール５と窒化タングステン６ｂと断面逆台形状のタングステン６ｃとで構成されている。以上説明したような、溝４を形成した後、その溝４に金属を埋め込む工程を経てゲート電極７や配線を形成する一連の工程はダマシン（damascene)工程と呼ばれる。半導体装置の製造のためにさらに製造工程が続くが、絶縁膜３の全ておよびゲート絶縁膜２のうちゲート電極の下の領域以外の部分をエッチングで除去すると図３に示すゲート電極７が半導体基板１ａ上に露出する。タングステン６ｃと酸化シリコン製のゲート絶縁膜２とは密着性が悪い。しかし、タングステン６ｃと窒化タングステン６ｂとの接着力よりも、ゲート絶縁膜２とポリシリコンサイドウォール５との接着力、ポリシリコンサイドウォール５と窒化タングステン６ｂとの接着力が高いので、図６に示すポリシリコンサイドウォール５が無い構造に比べて、窒化タングステン６ｂとタングステン６ｃとの接着面積が増加する分だけ窒化タングステン６ｂとタングステン６ｃとの接着力は高くなり、その後の製造工程中において、タングステン６ｃが絶縁膜３から剥がれ難くなる。窒化タングステン６ｂは、ポリシリコンサイドウォール５のタングステンシリサイド化を防止する点からも重要である。
【００４６】
次に、例えば、入射角（incident angle）３０度、注入エネルギー２０ｋｅＶ、ドーズ量１×１０12／ｃｍ2でリンイオン８がイオン注入される。方位角（rotation angle）は例えば、０度から３６０度の連続回転でもよいし、０度、９０度、１８０度、２７０度の４回ステップでもよいし、あるいは０度、４５度、９０度、１３５度、１８０度、２２５度、２７０度、３１５度の８回ステップでもよい。このとき、半導体基板１ａに注入されたリンは図４に示すように、Ｎ-ソース／ドレイン領域９ａの形成に用いられる。同時に、ポリシリコンサイドウォール５にもリンが注入される。
【００４７】
さらにリン注入の前あるいは後に窒素イオンを例えば、入射角３０度で注入エネルギー２０ｋｅＶ、ドーズ量５×１０15／ｃｍ2の条件で注入してもよい。このとき、窒素イオンは、ポリシリコンサイドウォール５とゲート絶縁膜２と半導体基板１ａに注入される。ポリシリコンサイドウォール５中のドーパントが拡散してゲート絶縁膜２を突き抜け半導体基板１ａに達することに起因してＭＯＳトランジスタでしきい値電圧の変動が生じるが、注入された窒素イオンは、このしきい値電圧の変動を防止する働きをする。さらに、窒素イオンは、シリコンのダングリングボンドを塞ぎ、半導体基板１ａとゲート絶縁膜２の界面の界面準位密度を低下させる働きをするため、ホットキャリア耐性が向上する。
【００４８】
ポリシリコンサイドウォール５の中のドーパントが拡散して、ゲート絶縁膜２を突き抜け、そして半導体基板１ａに達する量は、ポリシリコンサイドウォール５の中のドーパントの拡散係数が大きいほど大きくなる。ドーパントは、主にポリシリコンサイドウォール５中の粒界（グレインバウンダリー）を通して拡散する。その理由は、グレインが結晶シリコンであるのでドーパントの拡散係数が結晶シリコンの拡散係数と同じである一方、粒界中のドーパントの拡散係数が結晶シリコンよりも約２桁ほど大きいことにある。ポリシリコンサイドウォール５の中のドーパントの拡散係数を下げるには、ポリシリコンサイドウォール５のグレインサイズを大きくし、粒界領域を小さくすればよい。ポリシリコンサイドウォール５よりアモルファスシリコンの方が熱処理後に大きなグレインが形成されるので、ドーパントのゲート絶縁膜２の突抜を抑制する効果は、アモルファスシリコンの方が大きい。
【００４９】
また、リン注入の前または後にボロンを例えば、注入エネルギー１０ｋｅＶ、ドーズ量５×１０12／ｃｍ2、入射角３０度で注入してもよい。このボロンのイオン注入は、図４に示すようにＮ-ソース／ドレイン領域９ａのエッジ（ゲート絶縁膜２の下の領域の一方主面側）にＰ-層９ｂを形成するためのものである。このｐ-領域は、ＭＯＳトランジスタのショートチャネル効果抑制、特にしきい値電圧のロールオフ（roll-off）の変化をなだらかにする効果がある。この様子を図６に示す。図６において、曲線１３ａは、ｐ-層９ｂを持たないＭＯＳトランジスタのロールオフを示しており、曲線１３ｂは、ｐ-層９ｂを持つＭＯＳトランジスタのロールオフを示している。ゲート長の変動に対してしきい値電圧の変動は小さい方が量産時のデバイス特性のばらつきを抑えることができるので、ロールオフはなだらかな方がよい。Ｐ-層９ｂを形成するのは、このためである。
【００５０】
次に、膜厚約５ｎｍの酸化膜または窒化酸化膜１０ａがゲート電極７を覆うように形成される。また、酸化膜または窒化酸化膜１０ａは、ゲート電極７の周囲にあるＮ-ソース／ドレイン領域９ａの上の一部だけを覆っている。この酸化膜または窒化酸化膜１０ｂの上に膜厚約５０ｎｍの絶縁膜１０ｂを堆積する。絶縁膜の材質として、ＴＥＯＳ膜、シリコン酸化膜、シリコン窒化膜またはシリコン窒化酸化膜を用いる。酸化膜または窒化酸化膜１０ａと絶縁膜１０ｂは、サイドウォールスペーサ１１を構成する（図５参照）。サイドウォールスペーサ１１は、例えばＣＶＤ（Chemical Vapor Deposition）法により酸化膜または窒化酸化膜の形成を行い、続いて絶縁膜１０ｂを形成するための膜を堆積した後、ゲート電極７の上部のみをマスクして異方性エッチングをすることによって形成される。約５ｎｍの膜厚の酸化膜または窒化酸化膜１０ａを下敷きにするのは、半導体基板１ａとサイドウォール５の界面の界面準位密度を下げるためである。これらの部分の界面準位密度が高いと、リーク電流の増大、ＭＯＳトランジスタの信頼性の低下などの原因になる。シリコン酸化膜よりシリコン窒化酸化膜の方が界面準位が低いので、界面準位密度を下げるためには窒化酸化膜を下敷きにするのが好ましい。
【００５１】
また、絶縁膜１０ｂとしてサイドウォールスペーサ１１に酸化膜や窒化酸化膜を用いるのは、タングステン原子の他領域への拡散を抑えるためである。ＴＥＯＳ膜やシリコン酸化膜でも同様な効果が得られるが、タングステン原子の拡散抑制効果は窒化膜や窒化酸化膜の方が大きい。
また、バリア層は、窒化タングステン、窒化タンタルまたは窒化チタンからなり、導体は、金属および超伝導体のうちの少なくとも一方を含み、接着部材は、シリコン、シリコンゲルマニウム、金属酸化物または金属窒化物を含み、ゲート絶縁膜は、接着部材と接する界面に、酸化シリコン、窒化酸化シリコンまたは窒化チタンを有することが所望の接着力を得るためには好ましい。
【００５２】
また、上で説明した製造方法で形成されたゲート電極は、表面チャネル型のＭＯＳ型トランジスタのみならず、埋め込みチャネル型のＭＯＳトランジスタのゲート電極および、フラッシュＥＥＰＲＯＭＭＰのゲート電極を形成する際にも適用できる。
【００５３】
実施の形態２．
次に、この発明の実施の形態２による半導体装置の製造方法について説明する。この発明の実施の形態２による半導体装置の製造方法では、半導体基板の一方主面に絶縁膜を形成し、その絶縁膜上に接着部材を形成する。その後、導体が接着部材と斜辺で接するように絶縁膜上に形成される。接着部材は、導体と絶縁膜との間の接着力よりも高い接着力で、絶縁膜との間および導体との間で接着可能な材質を用いて形成される。このような製造工程で半導体装置が形成されれば、接着部材によって導体が絶縁膜に接着する力が向上するので、製造途中で導体が絶縁膜から剥がれ難くなる。
【００５４】
図７および図８は、実施の形態２による半導体装置の製造方法を説明するための図である。図７に示す断面形状は、実施の形態１の説明で用いた図２の断面形状に対応するものである。これらの断面形状は、窒化タングステン６ｂの有無の違いを除けば同じである。すなわち、図７の断面形状は、図２の断面形状を得るまでに経た工程の中から窒化タングステン６ｂを形成する工程を省くことによって得られる。その後、図３および図４を用いて説明した実施の形態１の半導体装置の製造方法と同じ工程を経て、図８に示す断面形状を有するＭＯＳトランジスタが得られる。
【００５５】
実施の形態１ではバリア層としてタングステン窒化膜（ＷＮｘ）を設けたが、タングステン６ｃ等の金属の拡散が許容される場合には、図８に示すようにバリア層がなくてもよい。その場合、後の高温熱処理によりポリシリコンサイドウォール５とタングステン６ｃがタングステンシリサイドを形成する場合があるが、ポリシリコンサイドウォール５の幅は十分大きく、ポリシリコンサイドウォール５が全てタングステンシリサイドに変わることはない。
【００５６】
タングステンシリサイドは、ポリシリコンに比べてゲート絶縁膜２との密着性が悪い。従って、タングステンシリサイドを接着部材として用いたときには、ゲート絶縁膜２とタングステン６ｃとを接着する働きがないので、タングステン６ｃが剥がれ難くすることはできない。それゆえ、実施の形態１のポリシリコンサイドウォール５に全て代えてタングステンシリサイドを用いることはできない。
【００５７】
実施の形態２のようにバリア層がない場合には、一部がシリサイド化したポリシリコンサイドウォール５とゲート絶縁膜２との間の接着力およびタングステン６ｃとシリサイド化したポリシリコンサイドウォール５との間の接着力が、タングステン６ｃとゲート絶縁膜２との間の接着力よりも大きくなるので、タングステン６ｃの半導体基板１ａに対する接着力が向し、そのため、その後の製造工程中において、導体が絶縁膜から剥がれ難くなり、不良品が発生する割合が減少する。
【００５８】
なお、第１の導体は、金属および超伝導体のうちの少なくとも一方を含み、接着部材は、シリコン、シリコンゲルマニウム、金属酸化物または金属窒化物を含み、ゲート絶縁膜は、接着部材と接する界面に、酸化シリコン、窒化酸化シリコンまたは窒化チタンを有することが所望の接着力を得るためには好ましい。
【００５９】
また、上で説明した製造方法で形成されたゲート電極は、表面チャネル型のＭＯＳトランジスタのみならず、埋め込み型のＭＯＳトランジスタのゲート電極、および、フラッシュＥＥＰＲＯＭのゲート電極を形成する際にも適用できる。
【００６０】
実施の形態３．
次に、実施の形態３による半導体装置の製造方法について説明する。図９および図１０は実施の形態１による半導体装置の製造方法を用いて半導体集積回路を形成した場合の製造過程を示している。図９の断面形状を得るためにはまず、半導体基板１ａの一方主面にＳＴＩ２０が形成された後に、ゲート絶縁膜３が形成される。その後、実施の形態１と同様に溝４を有する絶縁膜３が形成され、ポリシリコンサイドウォール５が溝４の内壁に形成され、それらの上にバリア層を形成するための窒化タングステン６ｂが堆積される。さらに、窒化タングステン６ｂの上にはタングステンが堆積されるが、ゲート電極が密に形成されている領域２１とゲート電極が疎に形成されている領域２２とではその堆積の状態が異なる。つまり、溝４の疎な領域２２にはタングステン膜６ａが厚く堆積した部分２３が発生し、溝４の密な領域２１では、絶縁膜３上にはタングステン膜６ａが薄く堆積した部分２４が発生する。そのため、厚く堆積した部分２３と薄く堆積した部分２４との間には、大きな段差２７ができる。
【００６１】
図９の状態からＣＭＰにより表面の平坦化を行うと、例えば図１０に示す断面構造が現れる。ＣＭＰは絶縁膜３をストッパーとしてタングステン膜６ａを平坦化するための工程であるが、図９に示す薄く堆積した部分２４と厚く堆積した部分２３の段差２７のためにＣＭＰが行われてもタングステン膜６ａは平坦化しない。図１０に示すように、ゲート電極が密に形成されている領域２１においては、溝４の中のタングステン２５に、研磨のされすぎによるディシング（dishing）が発生して凹部が形成されている。また、ストッパーであるべき絶縁膜３とポリシリコンサイドウォール５は研磨されすぎて薄くなっている。研磨能力の高い研磨剤（スラリー）を使うと、絶縁膜３やポリシリコンサイドウォール５が消失する場合もある。一方、ゲート電極が疎に形成されている領域２２においては、タングステン膜６ａが十分に研磨されないため、絶縁膜３の上にタングステン膜６ａの研磨残り２８が発生する。このように、大きな段差２７が発生するとディシングの問題、ウェーハ面内における研磨後のタングステン膜厚の均一性低下の問題およびストッパーの絶縁膜の膜厚減少あるいは消失の問題がある。図１０から分かるように、ポリシリコンサイドウォール５があるためにタングステン２５が逆台形状をしており、タングステン２５の上部の減少によって、ゲート電極のタングステン２５の上底の長さが短くなるなど、この発明特有の問題も含んでいる。
【００６２】
そこで、実施の形態３による半導体装置の製造方法では、図１１に示すように、ゲート電極を形成するための溝４以外にタングステン膜６ａを平坦するための溝２９が、ゲート電極が疎に形成される領域２２に設けられる。溝２９にタングステン膜６ａが埋め込まれることによって、絶縁膜３上のタングステン膜６ａの厚みは均一化される。また、溝２９にもポリシリコンサイドウォール５が形成されている。そして、溝２９においても、タングステン膜６ａの下には、バリア層として窒化タングステン６ｂが設けられている。図１１の状態からＣＭＰでタングステン膜６ａを研磨して平坦化すると、図１２に示すように、シリコン酸化膜３ｂをストッパーとして、ゲート電極を構成すべきタングステン６ｃが溝４，２９に残る。また、段差３０が小さいことから、シリコン酸化膜３ｂ上のタングステン膜６ａは残らず除去される。シリコン酸化膜３ｂをエッチングで除去すると、図１３に示すように、タングステン６ｃと窒化タングステン６ｂとポリシリコンサイドウォール５とからなるゲート電極７および、タングステン６ｄと窒化タングステン６ｂとポリシリコンサイドウォール５とからなるダミーゲート電極７ａが形成される。ゲート電極７がゲート絶縁膜２の上に形成されているのに対し、ゲート電極７ａは、ＳＴＩ２０の上に形成されており、素子の構成要素ではない。ただし、ダミーゲート電極７ａもポリシリコンサイドウォール５を備えていることから製造途中でのタングステン６ｄの剥離は起こりにくくなる。なお、図１１から図１３において、図９または図１０と同一符号の部分は、図９または図１０の同一符号部分に相当する部分である。
ここでは、ポリシリコンサイドウォール５がゲート電極７およびダミーゲート電極７ａの構成要素となっている場合について示したが、ポリシリコンサイドウォール５のないゲート電極またはダミーゲート電極をダマシン工程で形成してもよく、タングステン膜６ａの平坦化については上記実施の形態３と同様の効果を奏する。
【００６３】
また、図１０から分かるように、ポリシリコンサイドウォール５があるためにタングステン２５が台形形状をしており、ディシングによるタングステン２５の上部の減少によってゲート電極のタングステン２５の上底の長さが短くなる問題は、図６６および図６７に示すようにポリシリコンサイドウォール５の高さ３００を低くすることにより低減することができる。さらにこの構造には、ゲート電極の全断面積に占めるタングステン６Ｃの断面積が増える分だけゲート電極の抵抗が少なくなる利点がある。
【００６４】
実施の形態４．
上記実施の形態３による半導体装置の製造方法では、ダミーゲート電極７ａを形成することにより、安定してゲート電極の平坦化を行えるようにしたが、余分なダミーゲート電極７ａが残ってしまうという問題がある。そこで、実施の形態４では、ダミーゲート電極を残さないでゲート電極の平坦化を行いうる半導体装置の製造方法を提案する。実施の形態４の半導体装置の製造方法では、ゲート電極が疎に形成される領域２２に形成される、タングステン膜６ａが厚く堆積した部分２３をエッチングによって薄くする。そのためには、図１４に示すように、ゲート電極が密に形成されている領域２１にレジスト３１ａを形成する。また、ゲート電極が疎に形成される領域２２のうちゲート電極が形成されるべき溝４の上に形成されているタングステン膜６ａを覆うレジスト３１ｂを形成する。次に、タングステン膜６ａが厚く堆積した部分２３のタングステン膜６ａをエッチバックして、厚みを調整した後、レジスト３１ａ，３１ｂを除去する（図１５参照）。図１５の状態からＣＭＰでタングステン膜６ａを研磨して平坦化すると、ゲート電極が密に形成されている領域２１とゲート電極が疎に形成されている領域２２とがともに均一に平坦化される（図１６参照）。なお、図１４から図１６において、図１１、図１２または図１３と同一符号の部分は、図１１、図１２または図１３の同一符号部分に相当する部分である。
ここでは、ポリシリコンサイドウォール５がゲート電極７の構成要素となっている場合について示したが、ポリシリコンサイドウォール５のないゲート電極をダマシン工程で形成してもよく、タングステン膜６ａの平坦化については上記実施の形態３と同様の効果を奏する。
【００６５】
実施の形態５．
次に、この発明の実施の形態５による半導体装置の製造方法について説明する。実施の形態１の半導体装置の製造方法と比べて、実施の形態５の半導体装置の製造方法が異なっている点は、ゲート電極を形成するための溝を有する絶縁膜の構造である。図１７および図１８は、実施の形態１の製造過程で出現する半導体基板１ａの断面構造の例を示す模式図である。半導体基板１ａの一方主面にゲート絶縁膜２を形成し、そのゲート絶縁膜２の上に絶縁膜３を堆積し、その後マスクを用いてパターニングして溝４が形成される。図１７および図１８は、いずれも溝４が形成された直後の状態を示している。図１７は、ゲート絶縁膜２までオーバーエッチングされて溝４中のゲート絶縁膜２の膜厚２３が薄くなり、ゲート絶縁膜２の膜厚が均一になっていない状態を示している。このようにゲート絶縁膜２に異方性エッチングのダメージが入ると、ゲート絶縁膜２の信頼性が低下する。また、図１８は、ゲート絶縁膜２がオーバーエッチングによって除去された状態を示している。図１８に示すように、溝４中のゲート絶縁膜２がなくなったときには、例えば、特開平５−２４３５６４号公報に開示されているように熱酸化法を用いて再度ゲート絶縁膜を形成することが可能である。しかし、図１９に示すようにバーズビーク３４や溝４の幅のばらつきに起因してゲート絶縁膜２の膜厚３５が、同一半導体基板１ａ内で一層ばらつく。また、バーズビーク３４に集中する応力により酸化膜３の信頼性が低下する。
【００６６】
図２０および図２１は、溝４の形成を説明するための図であり、実施の形態１の半導体装置の製造方法の説明に用いた図１に対応している。図２０に示す断面構造を得るためには、まず、一方主面にゲート絶縁膜２が形成された半導体基板１ａを準備する。このゲート絶縁膜２上に絶縁膜３６を堆積する。この絶縁膜３６は、シリコン窒化膜３ａ，３ｃとシリコン窒化膜３ａ，３ｃに挟まれたシリコン酸化膜３ｂとからなる。溝４の形成位置にあわせてパターニングされたレジスト３７をマスクとして、シリコン窒化膜３ａとシリコン酸化膜３ｂとがエッチングされた状態が図２０に示されている状態である。シリコン酸化膜３ｂとシリコン窒化膜３ｃとはエッチングの選択比があるので、シリコン窒化膜３ｃがオーバーエッチングされる量は極めて小さい。つまり、シリコン窒化膜３ｃは、異方性エッチングによるエッチングのダメージからゲート絶縁膜２を保護する役目を果たしている。
【００６７】
次に、熱リン酸を用いてシリコン窒化膜３ｃがエッチング除去される（図２１参照）。ゲート絶縁膜２がシリコン酸化膜またはシリコン窒化酸化膜から構成されていてゲート絶縁膜２とシリコン窒化膜３ｃとの間のエッチングの選択比が大きいのでゲート絶縁膜２がオーバーエッチングされる量も極めて小さい。また、シリコン窒化膜３ｃのエッチングがウエットエッチングであるので、ゲート絶縁膜２はエッチングのダメージを受けない。このように、溝４を有する絶縁膜３６をシリコン酸化膜とそれを挟む２層のシリコン窒化膜とで構成することによってゲート絶縁膜２の受けるダメージを小さくできる。
【００６８】
実施の形態６．
実施の形態１から実施の形態５の半導体装置の製造方法の説明では、ＭＯＳトランジスタのゲート電極に適用する場合について説明したが、例えば半導体集積回路の金属配線に適用することもできる。例えばＤＲＡＭにおいてメモリセルに接続されるビット線は、層間絶縁膜上に線幅約０．１から０．２μｍ程度のタングステンで形成される。タングステンと層間絶縁膜との間の化学結合力は弱いので、タングステンが層間絶縁膜から剥がれやすく、特に線幅が細くなるとビット線の断線が問題となる。
【００６９】
図２２は、ＤＲＡＭのうちメモリセルが形成されている部分をワードラインと平行な方向に切断したときの断面構造を示す模式図である。情報を記憶するためのキャパシタを構成するための複数のストレージノード４４がＳＴＩ２０で分離された半導体基板１ａの一方主面に接続されている。ストレージノード４４は、半導体基板１ａの一方主面上に配置された層間絶縁膜４１の上にある窒化膜４２条に形成されている。ストレージノード４４は、高誘電体膜４５を挟んで対向するセルプレート４６とともにキャパシタを構成している。ストレージノード４４およびセルプレート４６は、層間絶縁膜４３に覆われており、層間絶縁膜４３上には、絶縁膜４７が形成されている。絶縁膜４７の上にビット線が形成されるのであるが、絶縁膜４７を形成するまでの工程は周知の従来の方法によって形成されるので説明を省略する。
【００７０】
絶縁膜４８が絶縁膜４７の全面に堆積される。その絶縁膜４８がマスクパターニングされて溝４０が形成される。なお、絶縁膜４８は、窒化シリコン膜４８ａと酸化シリコン膜４８ｂの２つの膜で構成されている。次に、例えば１×１０21／ｃｍ3の濃度にリンをドープしたポリシリコンを堆積し、異方性エッチングで絶縁膜４８の溝４９の壁に沿ってポリシリコンサイドウォール５０を形成する（図２２参照）。ポリシリコンサイドウォール５０に高ドープのポリシリコンを用いるのは、ポリシリコンサイドウォール５０が空乏化して誘電体として働くのを防ぐためであり、ポリシリコンサイドウォール５０に金属の働きをさせるためである。もしもポリシリコンサイドウォール５０が誘電体として働くと、シリコンの比誘電率が約１１．７であるのに対し、シリコン酸化膜の比誘電率が約３．９であるので、シリコンの方が約３倍も比誘電率が高く、配線間容量が大きくなる。ポリシリコンサイドウォール５０の空乏化を防ぐことによって遅延時間の増大を防止できる。なお、ポリシリコンに金属の働きを持たせるためには、ホウ素を高濃度にドープして同様の結果が得られる。
【００７１】
次に、溝４９の壁に、例えば窒化タングステンを薄く形成する。その窒化タングステンの上にタングステン膜を堆積して溝４９をタングステンで満たす。シリコン酸化膜４８ｂをストッパーとしてＣＭＰで平坦化することのよりビット線５３が形成される。ビット線５３は、ポリシリコンサイドウォール５０と窒化タングステン６ｂとタングステン５２とで構成される。窒化タングステン５１の働きは、例えば窒化タングステン６ｂと同様の働きである。次に、層間絶縁膜５４を堆積すると、図２３に示す断面形状を持つＤＲＡＭになる。窒化タングステン６ｂとタングステン５２との結合に比べ、絶縁膜４７とポリシリコンサイドウォール５０の結合力が強く、ポリシリコンサイドウォール５０と窒化タングステン６ｂとの結合力が強いので、逆台形状のビット線５３の斜辺の分だけ接着面積が稼げ、ビット線５３は剥離しにくくなる。また、ポリシリコンサイドウォール５０は、ビット線５３に上辺の幅よりも太くならないので、ＤＲＡＭの集積度を低下することを防ぐことができる。
【００７２】
図２３の構造でもビット線５３の配線抵抗は十分小さくすることが可能であるが、ビット線５３の断面積に占めるタングステン５２の面積を大きくすればビット線５３の抵抗値を下げることができる（図２４参照）。図２４の構造を得るためには、図２３の製造工程に比べて、異方性エッチングの条件を変え、ポリシリコンサイドウォール５０の高さと幅をさらに小さくしている。ポリシリコンサイドウォール５０の幅や高さが２０〜３０ｎｍ程度であれば、ポリシリコンサイドウォール５０と絶縁膜４７との接着性およびポリシリコンサイドウォール５０とタングステン５２との間の接着力は十分に得られる。
【００７３】
なお、実施の形態６の半導体装置の製造方法における接着力の向上以外の利点は、金属配線のパターニングを直接レジストを用いて行わないため、転写工程時のハレーションによる金属配線幅の細りやばらつきがほとんどないことである。従って、ハレーションの心配がないので、ＡＲＣ（Anti Reflection Coating）膜を使用しなくてもよくなる。
【００７４】
また、実施の形態２で説明したように、窒化タングステン６ｂを堆積せずに、図６８に示すように絶縁膜４７とポリシリコンサイドウォール５０の上にタングステン５２を堆積しても、タングステン５２とポリシリコンサイドウォール５０の接着力、ポリシリコンサイドウォール５０と絶縁膜４７の接着力は、タングステン５２と絶縁膜４７の接着力より高いので、従来の構造に比べて金属配線の剥がれが大幅に抑制される。
【００７５】
実施の形態７．
実施の形態７による半導体装置は、図２５に示すように、一方主面にゲート絶縁膜２を有し、一方主面に半導体装置（ＭＯＳトランジスタ）の構成要素が作り込まれる半導体基板１ａと、ゲート絶縁膜２上に形成されて構成要素と電気的に接続されるタングステン６ｃ（第１の導体）と、ゲート絶縁膜２上にタングステン６ｃの側面に接して形成されているポリシリコンサイドウォール５ａ，５ｂおよび窒化タングステン６ｂ（接着部材）とを備えて構成される。
【００７６】
ポリシリコンサイドウォール５ａ，５ｂは、ゲート絶縁膜２上に配置された下層部である。窒化タングステン６ｂは、ゲート絶縁膜２上および窒化タングステン６ｂの上部であってタングステン６ｃに接する部分に配置され、タングステン６ｃの構成材料がポリシリコンサイドウォール５ａ，５ｂの内部に侵入するのを防止するバリア層である。ゲート絶縁膜２とポリシリコンサイドウォール５ａ，５ｂとの間の接着力およびポリシリコンサイドウォール５ａ，５ｂと窒化タングステン６ｂとの間の接着力は、タングステン６ｃと窒化タングステン６ｂとの間の接着力よりも大きいという点が特徴である。このような構成のため、タングステン６ｃと窒化タングステン６ｂとの接触面積がタングステン６ｃの側面の分だけ増大し、タングステン６ｃの接着力が向上してタングステン６ｃが剥がれ難くなる。
【００７７】
または、実施の形態７による半導体装置は、図２６に示すように、一方主面にゲート絶縁膜２を有し、一方主面に半導体装置（ＭＯＳトランジスタ）の構成要素が作り込まれる半導体基板１ａと、ゲート絶縁膜２上に形成されて構成要素と電気的に接続される、断面台形状のタングステン６ｃ（第１の導体）と、ゲート絶縁膜２上にタングステン６ｃの側面に接して形成され、タングステン６ｃとゲート絶縁膜２との間の接着力よりも高い接着力をもって、ゲート絶縁膜２およびタングステン６ｃに接着しているポリシリコンサイドウォール５ａまたはポリシリコンサイドウォール５ｂ（接着部材）とを備えて構成される。このような構成のため、ポリシリコンサイドウォール５ａ，５ｂとタングステン６ｃの接着力の分だけタングステン６ｃが剥がれ難くなる。この接着部材は、下底が上底より短い断面台形状の導体の斜辺に接するように形成されて、接着部材と導体をあわせてもその幅が、導体上部の幅よりも広がらないようにすれば、接着部材を設けることによって集積度が低下するのを防ぐことができる。
【００７８】
さらに、実施の形態７の半導体装置（ＭＯＳトランジスタ）で特徴的な点は、ポリシリコンサイドウォール５ａ，５ｂにそれぞれＭＯＳトランジスタのチャネル領域６４，６５とは異なる導電型になっている点である。ポリシリコンサイドウォール５ａ，５ｂには、ドーパントが高濃度にドープされており、そのドープ量は、ポリシリコンサイドウォール５ａ，５ｂに金属と同様の電気的働きを持たせるのに十分な程度である。そのため、ポリシリコンサイドウォール５ａ、５ｂは空乏化しない。
【００７９】
ここで、ＭＯＳトランジスタの構成要素のうち半導体基板１ａに作り込まれているものについて図２５，２６を用いて説明する。半導体基板１ａ上に形成されているゲート絶縁膜２、ポリシリコンサイドウォール５ａ，５ｂ、窒化タングステン６ｂ、タングステン６ｃおよびサイドウォール１１については、実施の形態１から実施の形態６で説明しているので省略する。ＮチャネルＭＯＳトランジスタ６０およびＰチャネルＭＯＳトランジスタ６１を隣接して形成するため、半導体基板１ａの一方主面から内部にかけてＰウェル６２とＮウェル６３とが隣接して形成されており、半導体基板１ａの一方主面にはＰウェル６２とＮウェル６３とを囲むようにＳＴＩ２０が形成されている。Ｐウェル６２の表面にはＰ型のチャネル領域６４が形成されており、Ｎウェル６３の表面にはＮ型のチャネル領域６５が形成されている。チャネル領域６４を挟んで、Ｐウェル６２の表面には２つのＮ-ソース／ドレイン領域６８が形成されている。また、チャネル領域６５を挟んで、Ｎウェル６３の表面には２つのＰ-ソース／ドレイン領域７０が形成されている。Ｐウェル６２の表面におけるＮ-ソース／ドレイン領域６８の外側には、Ｎ+ソース／ドレイン領域６６が形成されている。Ｎウェル６３の表面におけるＰ-ソース／ドレイン領域７０の外側には、Ｐ+ソース／ドレイン領域６７が形成されている。チャネル領域６４とＮ-ソース／ドレイン領域６８と間にはＰ-ポケット注入層６９が配置されている。チャネル領域６５とＰ-ソース／ドレイン領域７０と間にはＮ-ポケット注入層７１が配置されている。そして、ソース／ドレイン領域６６，６７の表面には、シリサイド７３が形成されている。
【００８０】
次に、図２５に示すＣＭＯＳトランジスタの製造方法について説明する。まず半導体基板１ａ上に素子分離のためのＳＴＩ２０を形成した後、ＮＭＯＳトランジスタの形成領域とＰＭＯＳトランジスタの形成領域を交互にレジストでマスクしながらイオン注入を行い、Ｐウェル６２とＮウェル６３とをそれぞれ形成する。次に、絶縁膜７５を堆積後、パターニングされたマスクを用いて絶縁膜７５の一部をエッチング除去して溝７８を形成する。エッチング後の絶縁膜７５をマスクとして用いるとともにＭＯＳトランジスタの形成領域とＰＭＯＳトランジスタの形成領域を交互にレジストでマスクしながら、チャネル領域６４，６５をイオン注入で形成する。図２７はＰＭＯＳトランジスタの形成領域をレジスト７６で被覆し、ＮＭＯＳトランジスタの形成領域の溝７８の底に、例えばホウ素７７を入射角３０度で、注入エネルギー３０ｋｅＶ、ドーズ量１×１０13／ｃｍ2で注入する様子を示している。
【００８１】
次に、絶縁膜７５をエッチング除去後、半導体基板１ａの一方主面を犠牲酸化して犠牲酸化膜を除去する。その後、半導体基板１ａの一方主面に、ゲート絶縁膜２を形成する。次にシリコン酸化膜３ｂとシリコン窒化膜の２層からなる絶縁膜を堆積後、チャネル領域６４，６５の上に開口部を持つようにパターニングされたマスクを用いて、その絶縁膜の一部をエッチング除去して溝４を形成する。この絶縁膜の上にノンドープポリシリコンを堆積し、異方性エッチングして溝４の側面にポリシリコンサイドウォール５ｃを形成する。さらに、窒化タングステン６ｂを薄く堆積した後、その窒化タングステン６ｂの上にタングステン膜を堆積する。そして、ＣＭＰでシリコン酸化膜３ｂをストッパーとして平坦化すると図２８に示すように、溝４の中にポリシリコンサイドウォール５ｃと窒化タングステン６ｂとタングステン６ｃが埋め込まれた構造になる。
【００８２】
次に、シリコン酸化膜３ｂをエッチング除去し、さらにゲート絶縁膜２の一部も、ポリシリコンサイドウォール５ｃとタングステン６ｃをマスクとしてエッチング除去する。半導体基板１ａの一方主面のうち、ＮＭＯＳトランジスタが形成される領域とＰＭＯＳトランジスタが形成される領域とを、それぞれ交互にレジストで被覆してイオン注入を行う。図２９はＰＭＯＳトランジスタが形成される領域をレジスト７９で被覆してＮ-ソース／ドレイン領域６８を形成するための砒素イオン８０を注入している様子を示している。図２９の工程の前に、ＮＭＯＳトランジスタが形成される領域に対しては、レジスト７９を利用してＰ-ポケット注入層６９が形成される。同様に、ＮＭＯＳトランジスタが形成される領域をレジスト７９で被覆して、Ｐ-ソース／ドレイン領域７０とＮ-ポケット注入層７１が形成される。ポケット注入層６９，７１が設けられているのは、しきい値電圧の急峻なロールオフを緩和するのが目的である。
【００８３】
ソース／ドレイン領域６８，７０およびポケット注入層６９，７１の形成時に、ポリシリコンサイドウォール５ｃにもドーパントが注入される。ソース／ドレイン領域６８，７０を形成するためのドーズ量は、１０15／ｃｍ2のオーダーであって、ポケット注入層６９，７１を形成する際のドーズ量に比べて２桁程度多い。そのため、ポリシリコンサイドウォール５ａ，５ｂはそれぞれＮ型ドープトポリシリコン、Ｐ型ドープトポリシリコンに変わる。上述のようなドーズ量で形成されたＮ型およびＰ型ドープトポリシリコンは電気的には金属と同じように振る舞い、ポリシリコンサイドウォール５ａ，５ｂは空乏化しない。
【００８４】
次に、半導体基板１ａの一方主面全面に絶縁膜を堆積した後、異方性エッチングによってサイドウォールスペーサ１１を形成する。タングステン６ｃがサイドウォールスペーサ１１を形成している絶縁膜で覆われている理由は、タングステンが他の領域へ拡散後、その周囲の物質と反応して異物を形成するのを防止するためである。ＰＭＯＳトランジスタ形成領域をレジスト８１で被覆した状態で、サイドウォールスペーサ１１ごしに砒素イオン８２を注入することにより、Ｎ+ソース／ドレイン領域６６が形成される（図３０参照）。ＮＭＯＳトランジスタ形成領域をレジストで被覆して、サイドウォールスペーサ１１ごしにホウ素イオンあるいはフッ化ホウ素ＳｉＯ2を注入することにより、Ｐ+ソース／ドレイン領域６７が形成される。
【００８５】
半導体基板１ａの一方主面上にＮ+ソース／ドレイン領域６６およびＰ+ソース／ドレイン領域６７が露出している状態で、コバルトＣｏを半導体基板１ａの全面に堆積した後に高温熱処理をして、Ｎ+ソース／ドレイン領域６６およびＰ+ソース／ドレイン領域６７上にコバルトシリサイド７３を形成する。コバルトを堆積したとき、シリコンに接しているコバルトは反応する一方、絶縁膜と接しているコバルトは反応を起こさないので、Ｎ+ソース／ドレイン領域６６およびＰ+ソース／ドレイン領域６７の表面部分にのみ選択的にコバルトシリサイド７３を形成することができる。例えば、サイドウォールスペーサ１１はタングステン６ｃがコバルトと反応するのを防いでいる。未反応のコバルトをエッチングで除去すると図２５に示す構造となる。ソース／ドレイン領域６８，６９に比べてコバルトシリサイド７３は低抵抗であるため、ソース／ドレイン領域の抵抗が大幅に低減される。ここでは、シリサイドを形成するための金属としてコバルトを用いたが、ニッケルＮｉ、チタンＴｉ、タンタルＴａ、クロムＣｒ、モリブデンＭｏ、プラチナＰｔ、タングステンＷまたはジルコニウムＺｒ等の金属を用いてもよい。また、シリサイドを形成する代わりに超伝導体を用いての同様の効果を奏する。
【００８６】
なお、上記の工程から窒化タングステン６ｂを形成する工程を省くことによって、図２６に示すＣＭＯＳ構造を形成することができる。
【００８７】
また、図１０から分かるように、ポリシリコンサイドウォール５があるためにタングステン２５が台形形状をしており、ディシングによるタングステン２５の上部の減少によってゲート電極のタングステン２５の上底の長さが短くなる問題は、図６６および図６７に示すようにポリシリコンサイドウォール５の高さを低くすることにより低減することができる。さらにこの構造には、ゲート電極の全断面積に占めるタングステン６ｃの断面積が増える分だけゲート電極の抵抗が少なくなる利点がある。
【００８８】
実施の形態８．
実施の形態８による半導体装置（ＭＯＳトランジスタ）が実施の形態７による半導体装置と異なる点は、図３１または図３２に示すポリシリコンサイドウォール５ｅ，５ｆにドープされているドーパントの導電型がチャネル領域６４，６５のドーパントの導電型と同じであることである。つまり、ＮチャネルＭＯＳトランジスタ６０のポリシリコンサイドウォール５ｅおよびチャネル領域６４はともにＰ型であり、ＰチャネルＭＯＳトランジスタ６１のポリシリコンサイドウォール５ｆおよびチャネル領域６５はともにＮ型である。しかも、ポリシリコンサイドウォール５ｅ，５ｆにはドーパントが高濃度にドープされており、そのドープ量は、ポリシリコンサイドウォール５ｅ，５ｆに金属と同様の電気的働きを持たせるのに十分な程度である。ポリシリコンサイドウォール５ｅ，５ｆにドーパントがこのようにドープされることによって、しきい値電圧のロールオフが緩やかになる。
【００８９】
以下、しきい値電圧のロールオフが緩やかになる理由を図３３から図４４を用いて説明する。図３３はＭＯＳキャパシタの断面構造を示す概念図である。図３３（ａ）には、Ｎ+ドープトポリシリコン９１とＮ型シリコン基板９３との間にゲート絶縁膜９５が形成された構造が示されている。図３３（ｂ）には、Ｐ+ドープトポリシリコン９２とＮ型シリコン基板９３との間にゲート絶縁膜９５が形成された構造が示されている。図３３（ｃ）には、Ｎ+ドープトポリシリコン９１とＰ型シリコン基板９４との間にゲート絶縁膜９５が形成された構造が示されている。図３３（ｄ）には、Ｐ+ドープトポリシリコン９２とＰ型シリコン基板９４との間にゲート絶縁膜９５が形成された構造が示されている。ゲート電極とシリコン基板にそれぞれ、ＮとＰの２種類の導電型があることから、上述の４種類の組み合わせがあることになる。Ｎ+ドープトポリシリコン９１とＰ+ドープトポリシリコン９２はドーパントが１０20／ｃｍ3以上の濃度でドープされているので、電気伝導に関しては金属と同じ働きをする。この理由を図３４を参照して説明する。
【００９０】
図３４（ａ）〜図３４（ｄ）はＮ型半導体とＰ型半導体の理想的なバンド構造を示すエネルギー帯図である。図中、ＥCは伝導帯下端のエネルギー準位、Ｅiは真性フェルミ準位、ＥFはフェルミ準位、ＥVは価電子帯上端のエネルギー準位、Ｅgはバンドギャップエネルギーで、シリコンの場合、約１．１ｅＶである。また、ψBは、フェルミ準位と真性フェルミ準位の差を示すポテンシャルである。バンドギャップの中央に真性フェルミ準位は位置する。フェルミ準位は電子が１／２の確率で存在するエネルギーを意味する。従って、フェルミ準位が伝導帯より下にある場合、伝導帯とフェルミ準位の間の領域では、上に行くほど電子が希薄になる。
【００９１】
半導体基板にＮ型のドーパントを導入すると、図３４（ａ）に示すように、フェルミ準位は真性フェルミ準位より高くなる。ドーパントの濃度を濃くしていくにつれて、フェルミ準位は伝導帯に近づく。これは、電子に対してＮ型半導体の抵抗が下がっていることを意味する。濃度が１０20から１０21／ｃｍ3以上になると、図３４（ｂ）に示すように、フェルミ準位は伝導帯の下端と一致する。この状態を縮退という。縮退した半導体のバンド構造は、金属と同じになる。すなわち、電子は自由電子として動くことを意味する。
【００９２】
一方、半導体基板にＰ型のドーパントを導入すると、図３４（ｃ）に示すように、フェルミ準位は真性フェルミ準位より低くなる。ドーパントの濃度を濃くしていくにつれて、フェルミ準位は価電子帯に近づく。これは、正孔に対してＰ型半導体の抵抗が下がっていることを意味する。濃度が１０20から１０21／ｃｍ3以上になると、図３４（ｄ）に示すように、フェルミ準位は価電子帯の上端と一致する。この状態も縮退という。縮退した半導体のバンド構造は、金属と同じになる。すなわち、正孔は自由正孔として動くことを意味している。
【００９３】
次に、理想的なＭＩＳ（Metal Insulator Semiconductor）構造のバンド構造について説明する。図３５（ａ）および図３５（ｂ）はそれぞれ、金属に電位が印加されていない場合の、Ｎ型半導体、Ｐ型半導体上に形成されたＭＩＳ構造のバンド構造を示す。Ｎ型半導体中では、真性フェルミ準位の上にフェルミ準位が存在すること、Ｐ型半導体中では、真性フェルミ準位の下にフェルミ準位が存在することが両者の違いである。図中、φmは金属の仕事関数（metal work function）、χSiは半導体の電子親和力（semiconductor electron affinity）、χiは絶縁体の電子親和力（insulator electron affinity）、Ｅgはバンドギャップエネルギー（bandgap energy）、φBは金属と絶縁体のポテンシャル差、ψBはフェルミ準位ＥFと真性フェルミ準位Ｅiのポテンシャル差である。
【００９４】
金属と半導体の仕事関数差φmsは数１で表される。
【００９５】
【数１】
【００９６】
Ｐ型半導体に対しては数２のようになる。ただし、印加電圧が０の場合、仕事関数差φms＝０である。
【００９７】
【数２】
【００９８】
図３６〜図３７は、半導体の表面が反転してる場合の、図３３（ａ）〜図３３（ｄ）に対応する各ＭＯＳ構造のバンド構造を示すエネルギーバンド図である。図３６はＮ型半導体上にゲート酸化膜を介してＮ+ポリシリコンゲート電極形成した構造のバンド図である。Ｎ型半導体の表面を反転させるには、負の電圧Ｖa（Ｖa＜０）を印加する。この図のＮ+ポリシリコンゲート電極は縮退しており、電子に対して金属と同じ働きをする。ポリシリコンのフェルミ準位は伝導帯の底と一致するので、その仕事関数φmは電子親和力χSiと同じである。χSi＝４．１５Ｖであるので、φmは＝４．１５Ｖである。一方、シリコン酸化膜の電子親和力χiは０．９Ｖであるので、Ｎ+ポリシリコンとシリコン酸化膜のポテンシャル差φBは３．２５Ｖである。Ｎ+ポリシリコンとＮ型シリコン酸化膜の仕事関数差φmsNNは、数１を用いて計算すると、数３のようになる。
【００９９】
【数３】
【０１００】
ただし、数３のψBは真性フェルミ準位とフェルミ準位のポテンシャル差で数４で与えられる。
【０１０１】
【数４】
【０１０２】
図３７はＮ型半導体上のゲート酸化膜を介してＰ+ポリシリコンゲート電極を形成した構造のバンド図である。Ｎ型半導体の表面を反転させるには、負の電圧Ｖa（Ｖa＜０）を印加する。この図のＰ+ポリシリコンゲート電極は縮退しており、正孔に対して金属と同じ働きをする。ポリシリコンのフェルミ準位は価電子帯の上端と一致するので、その仕事関数φmは電子親和力χSiとバンドギャップポテンシャルとの和に等しい。χSi＝４．１５Ｖであり、シリコンのバンドギャップエネルギーは１．１ｅＶであるので、φmは＝５．２５Ｖである。一方、シリコン酸化膜の電子親和力χiは０．９Ｖであるので、Ｐ+ポリシリコンとシリコン酸化膜のポテンシャル差φBは４．３５Ｖである。Ｐ+ポリシリコンとＮ型シリコン層の仕事関数差φmsPNは、数１を用いて計算すると、数５のようになる。ただし、ψBは数４で与えられる。
【０１０３】
【数５】
【０１０４】
図３８はＰ型半導体上にゲート酸化膜を介してＮ+ポリシリコンゲート電極形成した構造のバンド図である。Ｐ型半導体の表面を反転させるには、正の電圧Ｖa（Ｖa＞０）を印加する。この図のＮ+ポリシリコンゲート電極は縮退しており、電子に対して金属と同じ働きをする。ポリシリコンのフェルミ準位は伝導帯の底と一致するので、その仕事関数φmは電子親和力χSiと同じである。χSi＝４．１５Ｖであるので、φmは＝４．１５Ｖである。一方、シリコン酸化膜の電子親和力χiは０．９Ｖであるので、Ｎ+ポリシリコンとシリコン酸化膜のポテンシャル差φBは３．２５Ｖである。Ｎ+ポリシリコンとＰ型シリコン層の仕事関数差φmsNPは、数２を用いて計算すると、数６のようになる。
【０１０５】
【数６】
【０１０６】
ただし、数６のψBは真性フェルミ準位とフェルミ準位のポテンシャル差で数７で与えられる。
【０１０７】
【数７】
【０１０８】
図３９はＰ型半導体上のゲート酸化膜を介してＰ+ポリシリコンゲート電極を形成した構造のバンド図である。Ｐ型半導体の表面を反転させるには、正の電圧Ｖa（Ｖa＞０）を印加する。この図のＰ+ポリシリコンゲート電極は縮退しており、正孔に対して金属と同じ働きをする。ポリシリコンのフェルミ準位は価電子帯の上端と一致するので、その仕事関数φmは電子親和力χSiとバンドギャップポテンシャルとの和に等しい。χSi＝４．１５Ｖであり、シリコンのバンドギャップエネルギーは１．１ｅＶであるので、φmは＝５．２５Ｖである。一方、シリコン酸化膜の電子親和力χiは０．９Ｖであるので、Ｐ+ポリシリコンとシリコン酸化膜のポテンシャル差φBは４．３５Ｖである。Ｐ+ポリシリコンとＰ型シリコン酸化膜の仕事関数差φmsPPは、数２を用いて計算すると、数８のようになる。ただし、ψBは数７で与えられる。
【０１０９】
【数８】
【０１１０】
図４０は、各ＭＯＳ構造における仕事関数差の実測値を半導体基板中のドーパント濃度ＮBの関数としてプロットしたものであり、上式を定性的に反映した結果が得られている。
【０１１１】
次に、図３３（ａ）〜図３３（ｄ）で示された各ＭＩＳ構造でのしきい値電圧を計算する。Ｎ型ＭＯＳＦＥＴのしきい値電圧ＶTHは数９で与えられる。
【０１１２】
【数９】
【０１１３】
ここで、ＶFBはフラットバンド電圧、Ｑfはゲート絶縁膜中の固定電荷、Ｃoxはゲート絶縁膜による容量、εSiはシリコンの誘電率である。エンハンスメント型ＮＭＯＳＦＥＴでＰ型ポリシリコンゲート電極とＮ型ポリシリコンゲート電極を用いた場合のしきい値電圧ＶTHPP，ＶTHNPはは、それぞれ、数１０および数１１で表される。
【０１１４】
【数１０】
【０１１５】
【数１１】
【０１１６】
数１０と数１１とを比べると、０＜ＶTHNPは＜ＶTHPPであることが分かる。一方、エンハンスメント型ＰＭＯＳＦＥＴのしきい値電圧ＶTHは数１２で表される。
【０１１７】
【数１２】
【０１１８】
ＮＭＯＳＦＥＴでＰ型ポリシリコンゲート電極とＮ型ポリシリコンゲート電極を用いた場合のしきい値電圧ＶTHNPは，ＶTHNNは、それぞれ、数１３および数１４で表される。
【０１１９】
【数１３】
【０１２０】
【数１４】
【０１２１】
数１２と数１３とを比べると、ＶTHNN＜ＶTHNPは＜０であることが分かる。
【０１２２】
図４１および図４２は、図３２および図２６のＮＭＯＳＦＥＴにおけるゲート付近の構造を拡大した模式図である。チャネルを３つの領域に分けることができる。すなわち、図４１は側壁のポリシリコンがＰ型の場合、図４２は側壁のポリシリコンがＮ型の場合を示している。図４１は図３２，図４２は図２６のゲート電極に相当する。Ｐ型チャネル領域１００のしきい値電圧をＶTHとする。上述の議論から、Ｐ型チャネル領域１０１のしきい値電圧ＶTHPP、Ｐ型チャネル領域１０２のしきい値電圧ＶTHNPはである。いま、０＜ＶTHNN＜ＶTHPPであるので、図４１と図４２ではＮＭＯＳＦＥＴのしきい値電圧は図４１のほうが大きくなる。これは、Ｐ型シリコン基板とＰ型ポリシリコンとの仕事関数差がＰ型シリコン基板とＮ型ポリシリコンとの仕事関数差よりも大きいからである。従って、図４１の方が図４２に比べて、チャネル領域の空乏層電荷をソース／ドレインがチャージシェアする割合が小さくなり、その結果、ゲート電極が制御できる空乏層電荷は大きくなるので、しきい値電圧のロールオフは緩やかになる。
【０１２３】
図４３および図４４は、図２６および図３２のＰＭＯＳＦＥＴにおけるゲート付近の構造を拡大した模式図である。チャネルを３つの領域に分けることができる。すなわち、図４３は側壁のポリシリコンがＰ型の場合、図４４は側壁のポリシリコンがＮ型の場合を示している。図４３は図２６，図４４は図３２のゲート電極に相当する。Ｎ型チャネル領域１０３のしきい値電圧をＶTHとする。上述の議論から、Ｎ型チャネル領域１０４のしきい値電圧ＶTHNPは、Ｎ型チャネル領域１０５のしきい値電圧ＶTHNNである。いま、ＶTHNN＜ＶTHNPは＜０であるので、図４３と図４４ではＰＭＯＳＦＥＴのしきい値の絶対値は図４４のほうが大きくなる。これは、Ｎ型シリコン基板とＮ型ポリシリコンとの仕事関数差がＮ型シリコン基板とＰ型ポリシリコンとの仕事関数差よりも大きいからである。従って、図４４の方が図４３に比べて、チャネル領域の空乏層電荷をソース／ドレインがチャージシェアする割合が小さくなり、その結果、ゲート電極がゲート電極が制御できる空乏層電荷は大きくなるので、しきい値電圧のロールオフは緩やかになる。
【０１２４】
以上の理由により、側壁のポリシリコンにはＭＯＳＦＥＴのチャネル領域と同じ導電型のドーパントが高濃度にドープされているため、しきい値電圧のロールオフが緩やかになる。
【０１２５】
側壁のポリシリコンのドーパントの導電型と、チャネル領域のドーパントの導電型との組み合わせは４通りある。これらの組み合わせとその効果を表１にまとめる。
【０１２６】
【表１】
【０１２７】
側壁のポリシリコンにＭＯＳＦＥＴのチャネル領域と異なる導電型のドーパントが高濃度にドープされると図２３よりＮＭＯＳＦＥＴの場合、仕事関数差は小さくなり、ＰＭＯＳＦＥＴの場合、仕事関数差は大きくなるので、両方のＭＯＳＦＥＴのしきい値電圧の絶対値が下がる。線形領域では数１５に、また飽和領域では数１６に示すように、結果的にドレイン電流ＩDが大きくなる。
【０１２８】
【数１５】
【０１２９】
【数１６】
【０１３０】
表１の４つの構造は全て実現可能であり、表１の(1)の場合、ＣＭＯＳのどちらの側壁もＮ+にするには、ポリシリコンを堆積する段階で、Ｎ+にドープされたポリシリコンを堆積すればよい。(4)の構造の場合には、Ｐ+にドープされたポリシリコンを堆積すればよいことになる。(2)と(3)の構造は上述の通り、ノンドープのポリシリコンで側壁を形成した後、トランジスタの導電型に応じて側壁のポリシリコンにイオン注入でドーパントを打ち分ければ実現できる。
【０１３１】
また、空乏化したポリシリコンの側壁がゲート幅の方向に形成されると、ゲート電極が接する分離端での電界が緩和されるので、逆狭チャネル効果によるしきい値電圧のロールオフが緩和される効果もある。
【０１３２】
実施の形態９．
実施の形態９による半導体装置（ＭＯＳトランジスタ）が実施の形態７による半導体装置（ＭＯＳトランジスタ）と異なる第１の点は、例えば図４５に示すポリシリコンサイドウォール５ｇがノンドープトポリシリコンである点である。ポリシリコンサイドウォール５ｇがノンドープトポリシリコンであることからポリシリコンサイドウォール５ｇの抵抗値がタングステン６ｃに比べて大きくなり、ゲート電極として働くのは断面逆台形状のタングステン６ｃのみであるとみなすことができる。従って、マスク上でのゲート長４ａに比べて仕上がりゲート長４ｂはポリシリコンサイドウォール５ｇの分だけ短くなる。それゆえ、従来のストレージコンタクト（以下ＳＣと記す。）−トランスファゲート（以下ＴＧと記す。）間の距離１７ｂ（図２０参照）に比べてＳＣ−ＴＧ間距離１７ａがポリシリコンサイドウォール５ｇの膜厚分だけ長くなる。ＴＧ端周辺の電界の平均値はＳＣ−ＴＧ間の電位差をＳＣ−ＴＧ間距離で割った値である。そのため、ＳＣとＴＧ間に印加される電位差が同じであれば、ＳＣ−ＴＧ間距離が大きい方がＴＧ端周辺の電界の平均値は小さくなる。
【０１３３】
もし、メモリセルトランジスタのＴＧ端周辺の電界が強いとトラップ−アシスティッド−トンネル現象（Trap Assisted Tunnel）によりリーク電流が大きくなる。リーク電流が大きくなると、ストレージキャパシタに蓄えられていた電荷が早くリークしてしまい、ポーズリフレッシュ時間が短くなる。ポーズリフレッシュ時間が短いとメモリの消費電力が大きくなる。それゆえ、ＴＧ端周辺の電界緩和がポーズリフレッシュ時間を延ばして半導体装置の低消費電力化が実現できる。ここで、ポーズリフレッシュについて簡単に説明する。ＤＲＡＭでは、メモリセルトランジスタを介してストレージキャパシタから電子を引き抜くことにより、情報をストレージキャパシタに書き込む。情報書き込みのためのバイアス条件は、例えばＳＣが０Ｖ、ＴＧが３．６Ｖ、ビット線コンタクト（以下、ＢＣと記す。）が２Ｖ、基板が−１Ｖである。電子を引き抜くので、ストレージキャパシタには正の電位が発生する。ストレージキャパシタと電気的に接続しているＳＣが例えば２Ｖになると、メモリセルの書き込み動作が終了する。次に例えばＳＣに２Ｖ、ＴＧに０Ｖ、ＢＣに１Ｖ、そして基板に−１Ｖの電圧が印加され、この状態がポーズと呼ばれる。ポーズでは、ＳＣとＴＧの間に２Ｖの電位差が発生しており、この電位差により半導体基板内のＴＧ端周辺に電界が発生する。この電界に起因するリーク電流で記憶情報が破壊されないことを保証する時間がポーズリフレッシュ時間である。ところで、電界緩和のためにサイドウォールスペーサ１１の幅を広げてＳＣ−ＴＧ間距離を稼ぐことができる。このようにして、ＳＣ−ＴＧ間距離を稼ごうとするとメモリセルの面積が大きくなったり、また、メモリセルの面積を保ったまま、ＳＣ−ＴＧ間距離を大きくすると、ＳＣやビット線コンタクトのコンタクト径が小さくなり、コンタクト抵抗が高くなりすぎるという問題が生じる。半導体装置が集積回路である場合には、集積度を上げるためにメモリセルの面積はなるべく小さいことが好ましい。図４５と図６３とを比較して分かるように、実施の形態９によるＭＯＳトランジスタは、ゲート電極全体の大きさを変えずにＳＣ−ＴＧ間距離１７ａを長くすることができ、メモリセルの面積を小さくするのに適している。
【０１３４】
図４５に示すＭＯＳトランジスタは、基本的には実施の形態１の半導体装置の製造方法に従って得ることができる。ただし、Ｎ-ソース／ドレイン領域１３，１４を形成するためのイオン注入を０度〜７度の入射角で行う。また、Ｎ+ソース／ドレイン領域は形成されない。入射角を０度〜７度にするのは、ポリシリコンサイドウォール５ｇにリンが導入されるのを抑えるためである。ポリシリコンサイドウォール５ｇの不純物濃度が高くなって、ポリシリコンサイドウォール５ｇが電気的に金属のような振る舞いを始めると、ポリシリコンサイドウォール５ｇの部分もゲート電極として働き、ＳＣ−ＴＧ間距離を伸ばすことができなくなる。また、Ｎ+ソース／ドレイン領域を形成しないのは、ゲート端領域１６ａ付近の空乏層が横方向に伸びやすい状態をつくり、ゲート端領域１６ａ内の電界強度を緩和するためである。
【０１３５】
また、図４６に示すようにＢＣ側のポリシリコンサイドウォール５ｈは、導電型がＮ型になるよう高濃度にドープされている。一方、ＳＣ側のポリシリコンサイドウォール５ｇはノンドープトポリシリコンである。図４６の構成では、表１に示すように、書き込み時のドレイン電流が増加する。さらに、ポーズ時にはＳＣ周辺のゲート端の電界が緩和されてリーク電流が減少することから、長いリフレッシュ時間を設定できる。
【０１３６】
次に、ソース／ドレイン領域の構成が異なるものについて説明する。図４７の断面構造を持つ半導体基板１ａの全面に、ゲート電極７およびサイドウォールスペーサ１１をマスクとして、例えば砒素が、注入エネルギー３０ｋｅＶ、ドーズ量５×１０15／ｃｍ2という条件でイオン注入される。その後、熱処理を加えるとイオン注入されたドーパントは電気的に活性化され、Ｎ-ソース／ドレイン領域よりも深いところまで、図４７に示すようなＮ+ソース／ドレイン領域１２ａが形成され、すなわち、ＬＤＤ（Lightly Doped Drain）構造が形成される。ＬＤＤ構造において、ポリシリコンサイドウォール５が例えば不純物を含まない真性半導体の場合、通常のゲート電極構造を有するＬＤＤ構造よりもゲート絶縁膜２の端部付近での電界強度が緩和される。また、しきい値電圧のロールオフ緩和効果も大きくなる。
【０１３７】
図４７に示すゲート電極構造では、垂直方向に対してはゲート金属電極を構成しているタングステン６ａが窒化タングステン６ｂを介してゲート絶縁膜２に接続しているため、ポリシリコンゲート電極で問題となっていた電極の空乏化によるしきい値電圧の変動やドレイン電流の劣化がない。
【０１３８】
また、図５の状態から、例えば、砒素を注入エネルギー５０ｋｅＶ、ドーズ量１×１０14／ｃｍ2でイオン注入し、第２のＮ-ソース／ドレイン層を形成する。その後、例えば砒素を注入エネルギー２０ｋｅＶ、ドーズ量５×１０15／ｃｍ2でイオン注入し、Ｎ+ソース／ドレイン領域１２ａを形成する。次に、半導体基板１ａの全面に、例えば、コバルトを堆積した後、ＲＴＡ（Rapid Thermal Anneal）により１０００℃で３０秒間熱処理を加えると、コバルトは半導体基板１ａとのみ反応してシリサイド１２ｃを形成する。コバルトは絶縁膜１０ｂとは反応を起こさないので、ＲＴＡ処理後もコバルトのままである。そのため、シリサイド１２ｃは半導体基板１ａと密着しているが、コバルトは絶縁膜１０ｂとは密着していない。そのため、ウエットエッチング処理すると、絶縁膜１０ｂ上のコバルトはエッチング除去され、Ｎ+ソース／ドレイン領域１２ａ上のみにシリサイド１２ｃが形成される。半導体基板１ａ上にシリサイド１２ｃを形成するのは、Ｎ+ソース／ドレイン領域１２ａのシート抵抗を下げるためである。このシート抵抗が下がると、外部から印加される電圧の状況が同じであっても、トランジスタのドレイン電流が増加して回路性能が向上する。
【０１３９】
このように第２のＮ-ソース／ドレイン領域を形成するのは、ソース／ドレイン接合を深くすることにより、シリサイド１２ｃがソース／ドレイン接合に達するのを防ぐためである。シリサイド１２ｃが接合に達するとリーク電流が増大し、回路の消費電力の増大や回路が設計通りに動かない等の問題点を生じさせる。図４８に示したＤＤＤ（Doubly Doped Drain）構造という。ＤＤＤ構造において、ポリシリコンサイドウォール５が例えば不純物を含まない真性半導体の場合、通常のゲート電極構造を有するＤＤＤ構造よりもゲート絶縁膜２の端部付近での電界強度が緩和される。また、しきい値電圧のロールオフ緩和効果も大きくなる。
【０１４０】
また、図５の状態から、例えば砒素を注入エネルギー１０ｋｅＶ、ドーズ量５×１０15／ｃｍ2でイオン注入し、Ｎ+ソース／ドレイン領域１２ａを形成する。次に、例えばＮ+ソース／ドレイン領域１２ａ上に選択的にＮ型のドーパントが高濃度にドープされたＳｉＧｅを結晶成長させ、エレベーテッド（elevated）・ソース／ドレイン領域１２ｄを形成すると図４９のようになる。砒素の注入エネルギーが低いので、図４９のＮ+ソース／ドレイン領域９ａは、図４８のＬＤＤ構造を持つトランジスタに比べて浅く形成される。これは、ソース／ドレイン領域９ａ間のパンチスルーを抑制するためである。しかしながら接合が浅くなると、Ｎ+ソース／ドレイン領域１２ａのシート抵抗が上昇する。エレベーテッド・ソース／ドレイン領域１２ｄを形成するのは、ソース／ドレイン領域１２ａにおけるシート抵抗を下げるためである。図４９の構造においても、ポリシリコンサイドウォール５が例えば不純物を含まない真性半導体の場合には図４８のＬＤＤ構造と同様に、ゲート絶縁膜２の端部付近での電界強度が緩和され、しきい値電圧のロールオフ緩和効果も大きくなる。
【０１４１】
図４７から図４９に示すゲート電極構造で、ゲート金属電極であるタングステン６ｂの仕上がりゲート長４ｂはマスク上のゲート長４ａよりポリシリコンサイドウォール５の膜厚分だけ縮小でき、転写能力以上の微細なトランジスタを形成できるのは、上記実施の形態と同様である。
【０１４２】
以上、Ｎ型トランジスタを例に説明したが、Ｐ型トランジスタに適用しても同様の効果が得られることはいうまでもない。その際には、Ｎ型トランジスタのソース／ドレイン領域においてＮ型のドーパントが用いられているところでは、Ｎ型のドーパントに代えてＰ型のドーパントを用い、Ｐ型のドーパントが用いられているところでは、Ｐ型のドーパントに代えてＮ型のドーパントを用いる。
【０１４３】
なお、上記実施の形態９の説明では、窒化タングステン６ｂが形成されているものについて説明したが、図５０〜図５４に示すように、窒化タングステン６ｂが省かれてあってもよく、上記実施の形態と同様の効果を奏する。
【０１４４】
実施の形態１０．
次に、この発明の実施の形態１０による半導体装置について説明する。実施の形態１０による半導体装置は、実施の形態７の半導体装置とは接着部材として用いられるポリシリコンサイドウォールの組成が異なる。実施の形態１０のポリシリコンサイドウォールは、ドーパントとしてのホウ素の他にホウ素の拡散を防止するために窒素が注入されている。図５５は、この発明の実施の形態１０による半導体装置（ＣＭＯＳトランジスタ）の断面の一構成例を示す模式図である。図５５において、タングステン６ｃの側面に形成されたポリシリコンサイドウォール５ｋには、高濃度のホウ素と窒素がドープされている。図５６のポリシリコンサイドウォール５ｍはホウ素のみがドープされていて窒素がドープされていないポリシリコンであるため、ポリシリコンサイドウォール５ｍからゲート絶縁膜２へのホウ素の拡散が抑制されない。そのため、矢印１２０で示すように、ポリシリコンサイドウォール５ｍからゲート絶縁膜２を突き抜けて半導体基板１ａにホウ素が侵入する。ホウ素がチャネル領域１２１に達すると、ＭＯＳＦＥＴのしきい値変動の原因になる。一方、イオン注入などで窒素が導入されているポリシリコンサイドウォール５ｋではこのようなホウ素の突き抜け現象が抑制されている。
【０１４５】
イオン注入で窒素をポリシリコンサイドウォール５ｋに導入する工程について説明する。図５７は図２８の断面形状を有する半導体基板１ａを得るのとほぼ同じ工程を経て得られる半導体基板１ａの断面構造を示している。図５７の構造が図２８の構造と異なる点は、ポリシリコンサイドウォール５ｃがノンドープトポリシリコンであるのに対し、ポリシリコンサイドウォール５ｊが高濃度にホウ素がドープされているポリシリコンである点である。その他図２８と同一符号のものは同一符号部分に相当する部分である。図５７のシリコン酸化膜３ｂをエッチング除去後、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのソース／ドレイン領域６８，７０のポケット注入層６９，７１をイオン注入で形成する。その後、半導体基板１ａの全面に対する斜めイオン注入によって高濃度に窒素１２３がポリシリコンサイドウォール５ｋへ注入される（図５８参照）。このとき、窒素１２３は半導体基板１ａの表面にも導入される。その後、図３０および図２６を用いて説明した工程を経て図５５の断面形状が得られる。
【０１４６】
また、ＬＤＤ構造やＤＤＤ構造を有するＰ型トランジスタの場合、図５９に示すＰＭＯＳＦＥＴのように、Ｐ-およびＰ+ソース／ドレイン領域７０，６７のホウ素がゲート絶縁膜２へ拡散する量が大きくなるほど、ゲート絶縁膜２の信頼性が低下する現象が観測されている。サイドウォールスペーサ１１の幅を狭くなるとＰ+ソース／ドレイン領域からゲート絶縁膜２へのホウ素の拡散量が多くなるので、サイドウォールスペーサの幅は大きい方が好ましい。それゆえ、ポリシリコンサイドウォール５ｋの膜厚分だけ実効的なサイドウォールスペーサの幅が広い図５９のＰＭＯＳトランジスタはゲート絶縁膜２の信頼性の面からも有利である。さらに、窒素イオンが半導体基板１ａの表面に導入されると、半導体中のホウ素イオンの拡散が抑制され、半導体基板１ａからゲート酸化膜へのホウ素の流れが防止されるので、ゲート絶縁膜の信頼性は、従来のものに比べてよくなる。また、窒素イオンは、ホウ素の拡散を抑制する効果の他に、ゲート酸化膜と半導体基板界面に存在するダングリングボンドを終端し界面準位密度を下げるため、ホットキャリアによるＭＯＳＦＥＴの劣化を抑制する効果もある。なお、図６０に示すように、窒化タングステン６ｂを省いてもよく、上記実施の形態と同様の効果を奏する。
【０１４７】
なお、上記実施の形態１から実施の形態１０において、ゲート電極の側面にあるポリシリコンサイドウォール５の代わりに、ポリシリコンゲルマニウム（poly-Si1-XGeX）からなるサイドウォールを用いてもよい。ポリシリコンゲルマニウムはシート抵抗が低くまた、ドーパントの活性化率が高いという利点があり、そのため、ゲート電極の空乏化が起こりにくくなる。特に活性化率が高くなるのは、シリコンとゲルマニウムのモル比が８対２の割合のシリコンゲルマニウム（Ｓｉ0.8Ｇｅ0.2）である。また、ポリシリコンサイドウォール５の代わりに、窒化チタン（ＴｉＮｘ）や窒化タングステン（ＷＮｘ）等の金属窒化物または酸化アルミニウム（Ａｉ2Ｏ3）や酸化タンタル（Ｔａ2Ｏ3）等の金属酸化膜を用いても、これらの材料からなるサイドウォールは空乏化しないので、同様の効果を奏する。これら材料からなる薄膜は、例えばＣＶＤ法で形成できる。
【０１４８】
また、上記実施の形態１から実施の形態１０における導体の材料である金属に、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、コバルト（Ｃｏ）、チタン（Ｔｉ）等が用いられる。
また、導体の材料として金属の代わりに超伝導体を用いてもよい。
【０１４９】
図１はこの発明の実施の形態１であるの構成を示すブロック図である。
【符号の説明】
【０１５０】
１ａ 半導体基板、２ ゲート絶縁膜、３ 絶縁膜、４ 溝、５，５ａ〜５ｍ ポリシリコンサイドウォール、６ａ タングステン膜、６ｂ 窒化タングステン。
【特許請求の範囲】
【請求項１】
表面を有する半導体基板を用意する工程と、
前記半導体基板の表面上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に前記第１絶縁膜の一部が露出するような開口部を有する第２絶縁膜を形成する工程と、
前記開口部に金属酸化物を形成する工程と、
前記金属酸化物が形成された前記開口部において、前記金属酸化物を覆うように金属を埋め込む工程と、
を有する半導体装置の製造方法。
【請求項２】
前記金属を埋め込む工程は、
前記金属酸化物上にバリア膜を形成する工程と、
前記金属酸化物が形成された前記開口部において、前記バリア膜に接するように前記金属を埋め込む工程とを含む、
請求項１記載の半導体装置の製造方法。
【請求項３】
表面を有する半導体基板を用意する工程と、
前記半導体基板の表面上に第１絶縁膜を形成する工程と、
前記絶縁膜上に前記第１絶縁膜の一部が露出するような開口部を有する第２絶縁膜を形成する工程と、
前記開口部に金属窒化物を形成する工程と、
前記金属窒化物が形成された前記開口部において、前記金属窒化物を覆うように金属を埋め込む工程と、
を有する半導体装置の製造方法。
【請求項４】
前記金属を埋め込む工程は、
前記金属窒化物上にバリア膜を形成する工程と、
前記金属窒化物が形成された前記開口部において、前記バリア膜に接するように前記金属を埋め込む工程とを含む、
請求項３記載の半導体装置の製造方法。
【請求項５】
半導体基板の一方主面に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に接着部材を形成する工程と、
前記第１絶縁膜上および前記接着部材の側面上にバリア層を形成する工程と、
前記バリア層上に金属を形成する工程とを備え、
前記バリア層は、前記金属を構成している物質の拡散を防止することを特徴とする、
半導体装置の製造方法。
【請求項６】
前記接着部材を形成する工程は、
前記絶縁膜との間の接着力および前記バリア層との間の接着力が前記金属と前記バリア層との間の接着力よりも大きい材質を用いて前記接着部材を形成する工程を含むことを特徴とする、
請求項５記載の半導体装置の製造方法。
【請求項１】
表面を有する半導体基板を用意する工程と、
前記半導体基板の表面上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に前記第１絶縁膜の一部が露出するような開口部を有する第２絶縁膜を形成する工程と、
前記開口部に金属酸化物を形成する工程と、
前記金属酸化物が形成された前記開口部において、前記金属酸化物を覆うように金属を埋め込む工程と、
を有する半導体装置の製造方法。
【請求項２】
前記金属を埋め込む工程は、
前記金属酸化物上にバリア膜を形成する工程と、
前記金属酸化物が形成された前記開口部において、前記バリア膜に接するように前記金属を埋め込む工程とを含む、
請求項１記載の半導体装置の製造方法。
【請求項３】
表面を有する半導体基板を用意する工程と、
前記半導体基板の表面上に第１絶縁膜を形成する工程と、
前記絶縁膜上に前記第１絶縁膜の一部が露出するような開口部を有する第２絶縁膜を形成する工程と、
前記開口部に金属窒化物を形成する工程と、
前記金属窒化物が形成された前記開口部において、前記金属窒化物を覆うように金属を埋め込む工程と、
を有する半導体装置の製造方法。
【請求項４】
前記金属を埋め込む工程は、
前記金属窒化物上にバリア膜を形成する工程と、
前記金属窒化物が形成された前記開口部において、前記バリア膜に接するように前記金属を埋め込む工程とを含む、
請求項３記載の半導体装置の製造方法。
【請求項５】
半導体基板の一方主面に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に接着部材を形成する工程と、
前記第１絶縁膜上および前記接着部材の側面上にバリア層を形成する工程と、
前記バリア層上に金属を形成する工程とを備え、
前記バリア層は、前記金属を構成している物質の拡散を防止することを特徴とする、
半導体装置の製造方法。
【請求項６】
前記接着部材を形成する工程は、
前記絶縁膜との間の接着力および前記バリア層との間の接着力が前記金属と前記バリア層との間の接着力よりも大きい材質を用いて前記接着部材を形成する工程を含むことを特徴とする、
請求項５記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【公開番号】特開２０１０−１２３９８２（Ｐ２０１０−１２３９８２Ａ）
【公開日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願番号】特願２０１０−１２５３（Ｐ２０１０−１２５３）
【出願日】平成２２年１月６日（２０１０．１．６）
【分割の表示】特願平１１−１０４８７の分割
【原出願日】平成１１年１月１９日（１９９９．１．１９）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願日】平成２２年１月６日（２０１０．１．６）
【分割の表示】特願平１１−１０４８７の分割
【原出願日】平成１１年１月１９日（１９９９．１．１９）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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