半導体装置およびその作製方法
【課題】無線信号から生成できる電流値及び電圧値の範囲内で駆動できるメモリを搭載した半導体装置を提供することを課題とする。また、半導体装置製造後にデータの書き込みを行える追記型のメモリを提供することも課題とする。
【解決手段】絶縁表面を有する基板上にアンテナと、アンチヒューズ型のＲＯＭと、駆動回路とを形成する。アンチヒューズ型のＲＯＭを構成する一対の電極の間に、シリコン膜とゲルマニウム膜との積層を設ける。この積層を有するアンチヒューズ型のＲＯＭは、書き込み電圧のバラツキを低減することができる。
【解決手段】絶縁表面を有する基板上にアンテナと、アンチヒューズ型のＲＯＭと、駆動回路とを形成する。アンチヒューズ型のＲＯＭを構成する一対の電極の間に、シリコン膜とゲルマニウム膜との積層を設ける。この積層を有するアンチヒューズ型のＲＯＭは、書き込み電圧のバラツキを低減することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置や有機発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
従来、様々なタイプのメモリが提案されている。代表的なメモリとしては、磁気テープや磁気ディスクを含むメモリや、書き込み読み出しが可能なＲＡＭや、読み出しを専用とするＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などが挙げられる。
【０００４】
従来のＲＯＭとしては、ＩＣ製造工程におけるマスクでデータを記憶するマスクＲＯＭ、ＩＣチップ製造後に電流によりヒューズ素子を溶断してデータを記憶するヒューズ型のＲＯＭ、ＩＣチップ製造後に電流によって絶縁体を短絡させてデータを記憶するアンチヒューズ型のＲＯＭなどが挙げられる。
【０００５】
マスクＲＯＭは、ＩＣ製造プロセス中のマスクでデータを記憶させるため、書き込むデータに応じたマスクを用意しなければならず、そのために製造コストが増加していた。また、ヒューズＲＯＭは、ヒューズ素子を溶断する際にゴミが発生して誤動作を引き起こす恐れがあった。
【０００６】
また、アンチヒューズ型のＲＯＭは、製造時に書き込むデータに応じたマスクも不要であり、メモリにデータを書き込む際にゴミも発生しない点で他のＲＯＭに比べ有利である。シリコン基板上に形成するアンチヒューズ型のＲＯＭの一例として特許文献１に記載の技術がある。
【０００７】
特許文献１に開示されているアンチヒューズ型のＲＯＭの断面図を図１３に示す。図１３において、ｎＭＯＳトランジスタを形成したシリコン基板５０、アモルファスシリコン膜５３、タングステン膜５４、タングステン膜５４’、Ａｌ−Ｓｉ−Ｃｕ配線５５がそれぞれ形成されている。特許文献１に符号５１、５２の明示がないが、恐らく符号５１はｎ＋ドレイン領域であり、符号５２はＣＶＤ法により形成されたＳｉＯ２膜である。特許文献１は、タングステン膜５４’、アモルファスシリコン膜５３、及びタングステン膜５４の積層膜をマルチチャンバシステムを用いて大気にさらすことなく連続的に成膜することを特徴としている。
【０００８】
また、特許文献２にアルミニウムを含む本体と接してゲルマニウムの本体を用いたアンチヒューズ型のＲＯＭが開示されている。
【０００９】
また、特許文献３には、配線と配線との間にゲルマニウムを含有するアモルファスシリコン膜を介挿したアンチヒューズ型のＲＯＭが開示されている。
【００１０】
また、近年、無線通信機能を有する半導体装置、具体的には無線チップは、大きな市場が見込まれているため、注目されている。このような無線チップは、その用途によりＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグ、無線タグ、電子タグ、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）と呼ばれることがある。
【００１１】
無線チップの構成は、インターフェース、メモリ、制御部等を有する。メモリは、書き込み読み出しが可能なＲＡＭ、読み出しを専用とするＲＯＭが使用され、目的に応じて使い分けられている。具体的には、特定のアプリケーション毎にメモリ領域が割り当てられており、アプリケーション毎、並びにディレクトリ毎にアクセス権が管理されている。アクセス権を管理するため、無線チップはアプリケーションの暗証コードと比較照合する照合手段を有し、照合手段による比較照合の結果、暗証コードが一致するアプリケーションに関するアクセス権をユーザに与える制御手段を有する。このような無線チップは、シリコンウェハから形成され、半導体基板にメモリ回路、演算回路等の集積回路が集積されている。
【００１２】
このような無線チップが搭載されたカード（所謂ＩＣカード）と、磁気カードとを比較すると、ＩＣカードはメモリ容量が大きく、演算機能を備えることができ、認証性が高く、改ざんすることが極めて困難である、といったメリットを有する。そのため、ＩＣカードは個人情報の管理に好適である。ＩＣカードに搭載するメモリとしては、改ざんできないように、読み出しを専用とするＲＯＭが多く用いられている。
【特許文献１】特開平７−２９７２９３号公報
【特許文献２】特開平６−２６０５５８号公報
【特許文献３】特開平５−３４３６３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
従来の無線チップは、マイクロプロセッサや半導体メモリと同じく高価なシリコンウエハを使用して製造されている。そのために無線チップの単価を下げるには自ずと限界があった。特に、無線チップに必要なメモリ領域は、シリコンチップ内で大きな面積を占めており、記憶容量を変えずにメモリ領域の占有面積を縮小することが、チップ単価を削減する上で必要となっている。また、シリコンチップを微小にすることでコスト削減を見込むことができるが、シリコンチップの微細化が進むと、その実装コストが上昇してしまう。チップを市場に流通させるためには、チップ単価を下げることが非常に重要であり、商品生産における優先事項の一つである。
【００１４】
また、無線チップにおいて、シリコンチップの端子とアンテナがＡＣＦなどによって接続されている場合、高温になると熱膨張の割合、又は低温になると熱収縮の割合が部材によって異なるため、異なる部材間で大きな熱応力が生じる。無線チップは物品に添付されるため、様々な環境下に曝されることを考慮すると、熱応力によってシリコンチップの端子とアンテナの接続部に断線が発生する恐れがある。
【００１５】
また、従来の無線チップは、小片化したとしてもシリコンを構造体として用いているので、物品の曲面に貼り付けるには適していない。フレキシブルな材料からなる基体にシリコンチップを実装させた場合、物品の曲面にあわせて基体を曲げた時にシリコンチップと基体のアンテナとを接続する部分が破壊される恐れもあった。シリコンウエハ自体を研削研磨して薄片化する方法もあるが、そのための工程数が増えるので低製造コスト化と相反する矛盾があった。薄片化したとしても、商品に付して使用されるＩＣタグのようなものでは、無線チップを薄い基体（例えばフィルム片、或いは紙片）に貼り付けると、基体の表面に突起が生じてしまい美観を損ねてしまう。また、基体の表面に突起が生じるため、紙片などの基体に印刷を行おうとした場合、高精細な印刷が困難になる。また、改ざん対象となるシリコンチップの存在位置が強調されてしまう恐れがあった。また、シリコンチップを薄片化すると、シリコンチップの機械強度が低下して、基体が曲げられた時にシリコンチップが割れる恐れがあった。
【００１６】
また、無線チップにアンチヒューズ型のＲＯＭを搭載しようとした場合、２通りの工程順序が考えられる。一つは、ＲＯＭを形成したシリコンチップの製造後にデータの書き込みを行い、その後、基体に設けられたアンテナと実装して無線チップを完成させる工程順序である。このような工程順序とする場合、無線チップの製造プロセス中にデータの書き込みを行うための製造装置が必要となる。シリコンチップの一つ一つは微小であり、それぞれのシリコンチップに形成したＲＯＭに異なるデータを書き込むための電流を供給する製造装置は、精密な位置合わせなどが必要であるため、高価なものとなる。従って、この製造装置により製造コストが増加してしまう。
【００１７】
また、もう一つの工程順序としては、アンテナを有する基体にシリコンチップを実装した後、シリコンチップに形成されたＲＯＭに対して無線信号を送信し、その無線信号を用いてデータを書き込んで無線チップを完成させる工程順序である。前述した工程順序に比べ、このような工程順序とする場合には、無線信号を利用することにより、製造コストの増加を抑えることができる。
【００１８】
しかしながら、後述の工程順序とする場合、無線信号から生成した電流を利用してＲＯＭに書き込むため、ＲＯＭに書き込み電流値及び書き込み電圧値が制限される。
【００１９】
そこで、本発明は、無線信号から生成できる電流値及び電圧値の範囲内で駆動できるメモリを搭載した半導体装置を提供することを課題とする。また、半導体装置製造後にデータの書き込みをいつでも行える追記型のメモリを提供することも課題とする。
【００２０】
また、物品の曲面に貼り付けるのに適した無線チップを提供することも課題とする。また、製造プロセス数を増大することなく、製造コストを低減し、チップ単価を下げることも課題とする。
【００２１】
また、無線チップは、リーダとのデータのやりとりを短時間で行うことが要求されるため、高速読み出し、且つ、誤動作の少ない無線チップを提供することも課題とする。また、メモリのデータ読み出しのための電力を低減することで、メモリの消費電力を削減し、無線チップ全体の低消費電力化を達成することも課題とする。
【課題を解決するための手段】
【００２２】
アンチヒューズ型のＲＯＭとして、材料の異なる一対の電極と、該一対の電極に挟まれるシリコン膜およびゲルマニウム膜の積層で構成する。シリコン膜単層を用いたアンチヒューズ型のＲＯＭに比べて、シリコン膜およびゲルマニウム膜の積層を用いることで書き込み電圧値の低減を図ることができる。
【００２３】
本発明のアンチヒューズ型のＲＯＭにおいて、シリコン膜と接する一方の電極の材料は、シリコンと反応してシリサイドを形成する材料であればよく、チタン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、バナジウム（Ｖ）、パラジウム（Ｐｄ）、ハフニウム（Ｈｆ）、白金（Ｐｔ）、鉄（Ｆｅ）などの単体、或いはこれらの合金、或いは化合物を用いることができる。
【００２４】
ゲルマニウムの融点は、９３７．４℃であり、シリコンの融点である１４１０℃よりも低い。従って、アンチヒューズ型のＲＯＭに対して書き込みを行うため、アンチヒューズ型のＲＯＭの電極間に電圧を印加した場合、シリコン膜と該シリコン膜と接する第１の電極との間で生じるシリサイド形成よりも先に、ゲルマニウム膜がゲルマニウム膜と接する第２の電極と反応すると考えられる。
【００２５】
また、シリサイド形成を生じさせる電流の向きを一方向にするため、第１の電極に含まれる材料の仕事関数は、第２の電極に含まれる材料の仕事関数よりも大きいことが好ましい。また、シリサイド形成を生じさせる電流の向きを一方向にすることで、書き込み電圧のバラツキが低減すると考えられる。
【００２６】
また、第１の電極に含まれる材料の仕事関数は、第２の電極に含まれる材料の仕事関数よりも大きくすることで、ゲルマニウム膜と第２の電極の界面よりもシリコン膜と第１の電極の界面に発熱が生じると考えられる。
【００２７】
また、このアンチヒューズ型のＲＯＭを、駆動回路と同一基板、好ましくは絶縁性を有する基板上に形成することで、上記課題の少なくとも一つを実現することを見いだした。また、本発明は、アンチヒューズ型のＲＯＭと、その駆動回路とを同一基板上に形成することでノイズの低減や、接触抵抗の低減を図り、無線チップ全体の低消費電力化を達成する。さらに好ましくは、絶縁性を有する基板上にアンテナと、アンチヒューズ型のＲＯＭと、駆動回路とを形成する。これらを同一基板上に形成することで無線信号を受信したアンテナからの信号を基に電源信号を形成し、その電源信号をロスすることなく有効に利用することができる。
【００２８】
加えて、アンチヒューズ型のＲＯＭを構成する一対の電極のうち、一方の電極は、駆動回路を構成するトランジスタのゲート電極と同じ工程、且つ、同じ材料で形成することでプロセスの簡略化を図ることができる。本発明は、アンチヒューズ型のＲＯＭと、その駆動回路とを同一基板上に形成することでノイズの低減や、接触抵抗の低減を図り、無線チップ全体の低消費電力化を達成する。また、リーダとのデータのやりとりを短時間で行うことが要求されるため、駆動回路のトランジスタとして結晶構造を有する半導体膜、即ちポリシリコン膜を用いたＴＦＴとすることが好ましい。また、良好な電気特性を有するＴＦＴを得るためには、トランジスタのゲート電極の材料を高融点金属とすることが好ましい。高融点金属のうち、シリコンと反応してシリサイドを形成するタングステン膜は、仕事関数が４．５５（ｅＶ）と比較的大きい材料であるので、ｐチャネル型トランジスタやｎチャネル型トランジスタの両方に対して、しきい値電圧は低く、ほぼ対称となる。即ち、タングステン膜は、ＣＭＯＳ回路を含む駆動回路に適し、且つ、アンチヒューズ型のＲＯＭの一方の電極に適していると言える。
【００２９】
さらに、アンチヒューズ型のＲＯＭを構成する一対の電極のうち、もう一方の電極も駆動回路を構成するトランジスタのソース電極及びドレイン電極と同じ工程、且つ、同じ材料で形成することでプロセスの簡略化を図ることができる。トランジスタのソース電極及びドレイン電極は、層間絶縁膜上に接して形成されるため、層間絶縁膜と密着性の高い材料とすることが好ましい。また、トランジスタのソース電極及びドレイン電極は、比重が５以下の軽金属を用いる。アルミニウムやチタンなどの軽金属は電気抵抗が低いため、集積回路の配線材料として有用である。また、チタン膜を用いると、絶縁膜や他の金属膜との密着性が向上するため好ましい。また、チタン膜は、高融点金属に比べ材料コストが安く、且つ、電気抵抗が低い。即ち、チタン膜は、トランジスタのソース電極及びドレイン電極に適し、且つ、アンチヒューズ型のＲＯＭの一方の電極に適していると言える。なお、チタン薄膜の仕事関数は、３．８（ｅＶ）である。
【００３０】
このように、製造コストをできるだけ低減するために、アンチヒューズ型のＲＯＭの一対の電極である第１の電極と第２の電極の材料を異ならせることは有用である。
【００３１】
加えて、アンチヒューズ型のＲＯＭを構成する一対の電極のうち、もう一方の電極をアンテナと駆動回路とを電気的に接続するための接続電極と同じ工程、且つ、同じ材料で形成することでプロセスの簡略化を図ることができる。アンチヒューズ型のＲＯＭと、その駆動回路と、アンテナを同一基板上に形成することでノイズの低減や、接触抵抗の低減を図り、無線チップ全体の低消費電力化を達成する。
【００３２】
また、アンチヒューズ型のＲＯＭに用いるシリコン膜としては、アモルファスシリコン膜、微結晶シリコン膜、または多結晶シリコン膜（ポリシリコン膜とも呼ぶ）を用いることができる。また、アンチヒューズ型のＲＯＭに用いるシリコン膜に対して意図的に酸素や窒素を含ませてもよい。含ませる量としては、ＳＩＭＳ検出下限以上、好ましくはＳＩＭＳ測定で１×１０１５以上１×１０２０／ｃｍ３未満とする。意図的に酸素や窒素を含ませることで、アンチヒューズ型のＲＯＭの書き込み前後での電気抵抗の差を大きくすることができる。書き込み前後での電気抵抗の差を大きくすることで誤動作の少ない無線チップを提供することができる。
【００３３】
また、アンチヒューズ型のＲＯＭに用いる積層の一であるシリコン膜にゲルマニウムを添加してもよい。ゲルマニウムはシリコンに比べて他の金属元素と反応するエネルギーが低いため、アンチヒューズ型のＲＯＭの書き込み電圧値の低下を図ることができる。
【００３４】
また、アンチヒューズ型のＲＯＭに用いる積層の一であるゲルマニウム膜は、アモルファスゲルマニウム膜、微結晶ゲルマニウム膜、または多結晶ゲルマニウム膜を用いることができる。シリコンを含むゲルマニウム膜を用いてもよい。また、積層の両方をゲルマニウムとシリコンとを含む膜としてもよいが、少なくとも一方の層がゲルマニウムよりもシリコンを多く含む膜とし、もう一方の層がシリコンよりもゲルマニウムを多く含む膜とする。
【００３５】
また、一対の電極間に異なる半導体材料層の積層を設けることで機能分離を行い、一方の半導体材料層への電圧印加で生じる第１の現象と、もう一方の半導体材料層への電圧印加で生じる第２の現象とを別々に発現させて効率よく短絡を生じさせている。一対の電極は異なる導電材料を用いることは、異なる現象の発現を助長できるため好ましいが、必ずしも一対の電極は異なる導電材料を用いることはなく、同じ導電材料でもよい。同じ導電材料を用いた場合、製造コストを低減することができる。
【００３６】
アンチヒューズ型のＲＯＭとして、材料の同じ一対の電極と、該一対の電極に挟まれるシリコン膜およびゲルマニウム膜の積層で構成する。このアンチヒューズ型のＲＯＭを、駆動回路と同一基板、好ましくは絶縁性を有する基板上に形成することで、上記課題の少なくとも一つを実現する。
【００３７】
また、本発明のアンチヒューズ型のＲＯＭは、特許文献１記載のアンチヒューズ型のＲＯＭとは、基板を含めた全体構造が大きく異なっている。特許文献１記載のアンチヒューズ型のＲＯＭは、無線信号を遮断する導体であるシリコン基板を用いており、無線通信には不適である。特許文献１には無線通信に関する記載はないが、仮に特許文献１記載のアンチヒューズ型のＲＯＭにアンテナを形成しようとしても、アンテナが形成された面側からしか電波を送受信できない。加えて、シリコン基板内に発生する誘導電流によって、ノイズが増大し、通信感度が著しく低下してしまう恐れがある。また、特許文献１記載のアンチヒューズ型のＲＯＭに対して、本発明のアンチヒューズ型のＲＯＭは、絶縁性基板を用いている点で大きく異なっており、ガラス基板やプラスチック基板などの絶縁性基板は無線信号を遮断しない基板であるので、アンテナが形成された面以外の様々な方向からの電波を送受信できる。また、本発明のアンチヒューズ型のＲＯＭは、基板内に誘導電流は発生しないため、ノイズが増大せず、良好な通信感度を実現できる。
【００３８】
また、特許文献１には、ゲルマニウムに関する記載はない。加えて、特許文献１には、シリコン膜とゲルマニウム膜とを積層させる構造についても記載はない。
【００３９】
また、特許文献１に記載の技術は、図１３に示すように、ＣＶＤ法でタングステン膜５４とアモルファスシリコン膜５３とタングステン膜５４’とを大気にさらさず連続的に成膜を行っている。従って、従来のｎＭＯＳの工程にアンチヒューズ型のＲＯＭの工程が単純に加えられた工程となるため、トータルの工程数が多い。特許文献１記載の半導体装置に対して、本発明の半導体装置は、駆動回路のＴＦＴのゲートとアンチヒューズ型のＲＯＭの一方の電極を同じ工程で形成しており、工程数を削減している。なお、特許文献１は、タングステン膜５４とアモルファスシリコン膜５３とタングステン膜５４’とを大気にさらさず連続的に成膜を行うことを発明の主たる特徴としているため、本発明の半導体装置の作製工程のようにトランジスタのゲートとアンチヒューズ型のＲＯＭの一方の電極とを同じ工程で形成することは全く想定されておらず、特許文献１は、本発明の半導体装置の作製工程と大きく異なっている。
【００４０】
また、特許文献２は、ゲルマニウムの単体を用いており、シリコン膜とゲルマニウム膜とを積層させる構造について記載はない。ゲルマニウム単体の場合には、メモリ素子の消費電力が高くなってしまうという問題が生じる。また、特許文献３は、ゲルマニウムを含有するアモルファスシリコン膜の単層を用いており、シリコン膜とゲルマニウム膜とを積層させる構造について記載はない。
【００４１】
また、ガラス基板やプラスチック基板などの絶縁性基板上に本発明のアンチヒューズ型のＲＯＭを形成し、絶縁性基板から剥離して、紙片やフィルム片などに転写することもできる。こうして形成された紙片を基体とする無線チップは、シリコンチップを用いた無線チップに比べ、表面に突起がほとんど生じないものとすることができる。従って、紙片を基体とする無線チップに対してさらに印刷を行おうとした場合でも、高精細な印刷が可能である。また、従来の無線チップは、物品の曲面にあわせて基体を曲げた時にシリコンチップと基体のアンテナとを接続する部分が破壊される恐れもあったが、本発明の無線チップは、同一基板上にアンテナとアンチヒューズ型のＲＯＭと駆動回路が形成されているため、フレキシブルな無線チップを実現することができる。
【００４２】
また、本発明の半導体装置の駆動回路とは、アンチヒューズ型のＲＯＭへの書き込み回路、アンチヒューズ型のＲＯＭへの読み出し回路、昇圧回路等の電圧発生回路、クロック発生回路、タイミング制御回路、センスアンプ、出力回路、またはバッファ等の信号処理回路を含む。また、本発明の半導体装置の駆動回路は、電源電圧のリミッタ回路や暗号処理専用ハードウエアといった他の要素を追加した回路を含む構成としてもよい。
【００４３】
また、本発明の半導体装置に搭載するアンチヒューズ型のＲＯＭは、アクティブ型記憶装置としてもよいし、パッシブ型記憶装置としてもよい。どちらの場合でも駆動回路をアンチヒューズ型のＲＯＭと同一基板上に形成することで本発明の課題の少なくとも一つを解決することができる。アクティブ型記憶装置とする場合には、アンチヒューズ型のＲＯＭの１つのメモリセルには１つのメモリ素子及び少なくとも１つのスイッチング素子を設け、それをマトリクス状に配置する。また、パッシブ型（単純マトリクス型）記憶装置とする場合は、ストライプ状（帯状）に並列された複数のビット線と、ストライプ状に並列された複数のワード線とが互いに直交するように設け、その交差部に材料層が挟まれた構造とする。従って、選択された（電圧が印加された）ビット線と選択されたワード線との交点にあたるメモリ素子の書き込み処理が行われる、或いは読み取り処理が行われることになる。
【発明の効果】
【００４４】
無線信号から生成できる電流値及び電圧値の範囲内で駆動できるメモリを搭載した半導体装置を実現し、且つ、チップ単価を下げることができる。また、複数のメモリ間での書き込み電圧のバラツキを低減することができる。
【発明を実施するための最良の形態】
【００４５】
本発明の実施形態及び実施例について、以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
（実施の形態１）
【００４６】
本発明のアンチヒューズ型ＲＯＭの断面模式図を図１（Ａ）に示す。
【００４７】
本発明のアンチヒューズ型ＲＯＭは、図１（Ａ）にその一例を示すように、絶縁表面を有する基板１０上に第１の電極１１を有し、第１の電極１１上にシリコン膜１３とゲルマニウム膜１４と第２の電極１５とを順次積層させて得られる構造である。
【００４８】
第１の電極１１と第２の電極１５との間に電圧を印加することによって、これらの電極を短絡させることによってメモリ素子へデータの書き込みを行う。
【００４９】
第１の電極１１の材料及び第２の電極１５の材料は、タングステン（Ｗ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、バナジウム（Ｖ）、パラジウム（Ｐｄ）、ハフニウム（Ｈｆ）、白金（Ｐｔ）、鉄（Ｆｅ）などの単体、或いはこれらの合金、或いは化合物の導電膜をスパッタ法で形成し、所望の形状に加工すればよい。
【００５０】
なお、図１（Ａ）では一つのメモリ素子の断面を示したが、特に限定されず、記憶させるデータを増やす場合には複数のメモリ素子を設ける。複数のメモリ素子を設ける場合、隣り合うメモリ素子との絶縁を図るため、隔壁となる絶縁物１２を設ける。シリコン膜１３とゲルマニウム膜１４と第２の電極１５とを順次積層され、且つ、絶縁物１２と第１の電極１１とが接触していない領域が、メモリ素子のサイズに相当する。この領域の面積が大きいほど消費電流が増大するため、この領域は小さいほうが好ましい。
【００５１】
また、ガラス基板上にアンチヒューズ型ＲＯＭを形成した後の断面写真図を図１（Ｂ）に示す。撮影したアンチヒューズ型ＲＯＭのシリコン膜にはプラズマＣＶＤ法で成膜した５０ｎｍの膜厚のアモルファスシリコン膜を用いている。アモルファスシリコン膜の成膜条件は、基板温度を２５０℃とし、平行平板の電極間距離（ＴＳ間距離）を２５ｍｍとし、チャンバー内の圧力を６６．６６Ｐａ（０．５Ｔｏｒｒ）とし、チャンバー内にガス導入系からＳｉＨ４ガスを流量２５ｓｃｃｍ、Ｈ２ガスを流量１５０ｓｃｃｍでそれぞれ導入するとともに高周波電源より放電周波数２７．１２ＭＨｚ、投入ＲＦ電力３０Ｗ（ＲＦパワー密度０．５Ｗ／ｃｍ２）の放電を行う。なお、本発明で用いるアモルファスシリコン膜は、上記成膜条件に限定されず、実施者が適宜、材料ガスなどを選択すればよい。
【００５２】
また、ゲルマニウム膜にはプラズマＣＶＤ法で成膜した５０ｎｍの膜厚のアモルファスゲルマニウム膜を用いている。アモルファスゲルマニウム膜の成膜条件は、基板温度を３００℃とし、平行平板の電極間距離（ＴＳ間距離）を２０ｍｍとし、チャンバー内の圧力を６０Ｐａ（０．４５Ｔｏｒｒ）とし、チャンバー内にガス導入系からＡｒで５％に希釈されたＧｅＨ４ガスを流量１００ｓｃｃｍで導入するとともに高周波電源より放電周波数２７．１２ＭＨｚ、投入ＲＦ電力３０Ｗ（ＲＦパワー密度０．５Ｗ／ｃｍ２）の放電を行う。なお、本発明で用いるゲルマニウム膜も、上記成膜条件に限定されず、実施者が適宜、材料ガスなどを選択すればよい。
【００５３】
また、第１の電極としてタングステン膜を用い、第２の電極としてチタン膜を用いている。なお、本発明のアンチヒューズ型ＲＯＭは、シリコン膜と第１の電極とが接する領域全面に渡ってシリサイド形成する必要は特になく、一部に形成されたシリサイドによってシリコン膜と第１の電極とが接する領域の一部が導通状態となればよい。
【００５４】
図１（Ｂ）に示す積層構造を有する複数のメモリ素子にデータの書き込みを行い、その内の任意の２５個のメモリ素子の書き込み電圧と消費電流の測定を行い、それぞれ最大値と最小値と平均値とを表１に示す。
【００５５】
【表１】
【００５６】
また、比較のため、一対の電極間に膜厚５０ｎｍのアモルファスシリコン膜の単層を設けたメモリ素子を作製し、同様に測定を行った結果を表２に示す。
【００５７】
【表２】
【００５８】
この比較のための単層のメモリ素子は、一対の電極間の距離が５０ｎｍである。比較のため、一対の電極間の距離を１００ｎｍとした場合、表２の値の約２倍の値になると考えられる。従って、単層のメモリ素子と積層構造を有するメモリ素子は、一対の電極間の距離を同じとした場合、図１（Ｂ）に示す積層構造を有するメモリ素子は、単層のメモリ素子と比べ、メモリ素子の書き込み時の消費電力を大幅に低減できる。
【００５９】
また、比較のためのメモリ素子（一対の電極間にシリコン膜の単層を有するメモリ素子）の書き込み電圧のバラツキを図２に示す。また、比較のためのメモリ素子（一対の電極間にゲルマニウム膜の単層を有するメモリ素子）の書き込み電圧のバラツキも図２に示す。
【００６０】
加えて、一対の電極間に積層構造を有する４種類のサンプルを作製し、書き込み電圧の測定結果を図２に示す。いずれのサンプルも１つのメモリ素子のサイズが２μｍ×２μｍの大きさのものを用いた。図２には、膜厚１０ｎｍのアモルファスシリコン膜と膜厚４０ｎｍのアモルファスゲルマニウム膜との積層を有するメモリ素子、膜厚２５ｎｍのアモルファスシリコン膜と膜厚２５ｎｍのアモルファスゲルマニウム膜との積層を有するメモリ素子、膜厚４０ｎｍのアモルファスシリコン膜と膜厚１０ｎｍのアモルファスゲルマニウム膜との積層を有するメモリ素子、膜厚５０ｎｍのアモルファスシリコン膜と膜厚５０ｎｍのアモルファスゲルマニウム膜の積層を有するメモリ素子についてそれぞれ書き込み電圧のバラツキを示している。
【００６１】
一対の電極間に積層構造を有するメモリ素子は、一対の電極間に単層構造を有するメモリ素子に比べて、書き込み電圧のバラツキを低減できることが図２から読み取れる。このように、一対の電極に挟まれる層が積層構造であれば、アモルファスシリコン膜とゲルマニウム膜との膜厚は、特に限定されず、ゲルマニウム膜が厚いほうが、書き込み電圧のバラツキを低減することができる。書き込み電圧のバラツキが低減されたメモリ素子は、書き込み回路において書き込み電圧値をある値（少なくとも書き込み電圧値より大きい値）に設定した場合、確実に書き込みが行える優れたメモリ素子と言える。特に、無線信号から電源を形成する無線チップに搭載するメモリ素子に有用である。
【００６２】
また、図２の測定と同じサンプルを用いて、消費電流値を測定し、消費電流値のバラツキを図３に示す。
【００６３】
ゲルマニウム膜の単層を有するメモリ素子は、書き込み電圧値が最も低いが、消費電流値が高く、無線信号から電源を形成する無線チップにこのメモリ素子を搭載するのは不向きと言える。
【００６４】
メモリ素子に電圧を加え、一対の電極を短絡させる書き込みを行う際の消費電力は、書き込み電圧値×消費電流値に相当する。従って、図２及び図３からは、最も消費電力が低減されているサンプルは、アモルファスシリコン膜とゲルマニウム膜との膜厚が、ともに２５ｎｍであるサンプルであることが読み取れる。加えて、このサンプルは、書き込み電圧のバラツキと消費電流のバラツキの両方が他のサンプルに比べて比較的低減されている。
【００６５】
このように、図２及び図３に示したグラフから単層構造のメモリ素子に比べ、積層構造のメモリは消費電力の点で優れていると言える。
（実施の形態２）
【００６６】
本発明の半導体装置の作製工程について図４（Ａ）及び図４（Ｂ）を用いて説明する。図４（Ａ）に示す断面構造は、半導体装置の作製途中の工程図である。
【００６７】
まず、絶縁表面を有する基板１０１上に剥離層１０２、絶縁層１０３を形成する。絶縁表面を有する基板１０１としては、石英基板、ガラス基板などを用いることができる。特に、基板の一辺が１ｍを超える大面積化が可能なガラス基板は大量生産に適している。また、剥離層１０２としては、５０ｎｍ〜２００ｎｍのタングステン膜を用い、絶縁層１０３としては酸化珪素膜を用いる。ただし、剥離層１０２はタングステン膜に限定されず、窒化タングステン膜や、モリブデン膜や、アモルファスシリコン膜などを用いてもよい。また、絶縁層１０３も酸化珪素膜に限定されず、酸化窒化珪素膜や、酸化珪素膜と酸化窒化珪素膜との積層膜を用いることができる。
【００６８】
次いで、絶縁層１０３上に複数の半導体層を形成する。複数の半導体層は、公知の方法によって形成すればよい。ここでは公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）によりアモルファスシリコン膜を形成した後、公知の結晶化処理（レーザ結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）によって結晶化を行った結晶構造を有する半導体膜を用いる。これらの複数の半導体層は、後に形成される薄膜トランジスタの活性層となる。駆動回路の高速駆動を実現するために、薄膜トランジスタの活性層は、結晶構造を有する半導体膜を用いることが好ましい。駆動回路の高速駆動を実現することでメモリの高速読み出しを実現できる。
【００６９】
次いで、複数の半導体層を覆うゲート絶縁膜１０４を形成する。ゲート絶縁膜１０４は、シリコンを含む絶縁膜の単層または積層構造を用いる。ゲート絶縁膜１０４としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１〜２００ｎｍとする。また、ゲート絶縁膜１０４は、１０ｎｍ〜５０ｎｍと薄くしてシリコンを含む絶縁膜の単層または積層構造で形成した後にマイクロ波によるプラズマを用いた表面窒化処理を行って形成してもよい。
【００７０】
次いで、ゲート絶縁膜１０４を介して半導体層と重なる第１のゲート電極１０５及び第２のゲート電極１０６と、アンチヒューズ型のＲＯＭの一方の電極、即ち第１の電極１０７とを同一工程で形成する。第１のゲート電極１０５、第２のゲート電極１０６、及び第１の電極１０７は、チタン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、バナジウム（Ｖ）、パラジウム（Ｐｄ）、ハフニウム（Ｈｆ）、白金（Ｐｔ）、鉄（Ｆｅ）などの単体、或いはこれらの合金、或いは化合物の導電膜をスパッタ法で形成し、所望の形状に加工すればよい。ＴＦＴのゲート電極に適した特性と、アンチヒューズ型のＲＯＭの一方の電極に適した特性との両方を兼ね備えた材料を選択する。本実施の形態ではタングステン膜を用いる。タングステン膜は、シリコンと反応してタングステンシリサイドを形成するため、アンチヒューズ型のＲＯＭの一方の電極に適している。さらに、タングステン膜は、仕事関数が比較的大きい材料であるので、ｐチャネル型トランジスタやｎチャネル型トランジスタの両方に対して、しきい値電圧は低く、ほぼ対称となるため、好ましいゲート電極材料の一つである。
【００７１】
次いで、ｎ型を付与する不純物元素を半導体層に添加するため、ｐチャネル型ＴＦＴとなる領域を覆う第１レジストマスクを形成し、第１レジストマスク及び第１のゲート電極１０５をマスクとしてドーピングする工程を行う。半導体層にｎ型を付与する不純物元素が添加され、ｎ型の不純物領域が自己整合的に形成される。このｎ型の不純物領域が、後にｎチャネル型ＴＦＴのソース領域１０８またはドレイン領域１０９となる。また、第１のゲート電極１０５と重なる半導体層の領域は、チャネル形成領域１１２となる。ドーピングする工程はイオンドープ法、もしくはイオン注入法で行えば良い。半導体層にｎ型を付与する不純物元素として、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。
【００７２】
次いで、第１レジストマスクを除去した後、ｐ型を付与する不純物元素を半導体層に添加するため、ｎチャネル型ＴＦＴとなる領域を覆う第２レジストを形成し、第２レジストマスク及び第２のゲート電極１０６をマスクとしてドーピングする工程を行う。半導体層にｐ型を付与する不純物元素（代表的にはボロン）が添加され、ｐ型の不純物領域が自己整合的に形成される。このｐ型の不純物領域が、後にｐチャネル型ＴＦＴのソース領域１１１またはドレイン領域１１０となる。また、第２のゲート電極１０６と重なる半導体層の領域は、チャネル形成領域１１３となる。
【００７３】
この後、第２レジストマスクを除去する。以上までの工程でそれぞれの半導体層にｎ型またはｐ型の導電型を有する不純物領域が形成される。なお、ここではｎ型を付与する不純物元素の添加を先に行う例を示したが、特にドーピング順序は限定されない。
【００７４】
また、これらのドーピング工程の前にサイドウォールと呼ばれる絶縁物をゲート電極の側壁に形成し、チャネル形成領域に隣接するＬＤＤ領域を形成してもよい。また、マスク数が増えてしまうが、新たなレジストマスクを用いてＬＤＤ領域を形成してもよい。チャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。ＬＤＤ領域を設けることで、ＴＦＴのオフ電流値を低減することができる。
【００７５】
また、必要があればＴＦＴのしきい値を制御するために、微量な不純物元素（ボロンまたはリン）のドーピングを半導体層に対して行ってもよい。
【００７６】
次いで、半導体層に添加された不純物元素の活性化、または半導体層の水素化を公知の技術を用いて行う。不純物元素の活性化や半導体層の水素化は、炉での高温の熱処理や、ランプ光やレーザ光を用いる熱処理であるため、活性化工程や水素化工程の前に形成されている第１のゲート電極１０５、第２のゲート電極１０６、第１の電極１０７は、これらの処理温度に耐える材料を用いる。勿論、ここで第１のゲート電極１０５、第２のゲート電極１０６、及び第１の電極１０７に用いているタングステン膜は高融点金属であり、不純物元素の活性化や半導体層の水素化に十分耐えることのできる材料である。
【００７７】
次いで、第１のゲート電極１０５、第２のゲート電極１０６、及び第１の電極１０７を覆う層間絶縁膜１１４を形成する。層間絶縁膜１１４は、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて無機絶縁膜を形成する。無機絶縁膜としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜の単層または積層を用いる。この層間絶縁膜１１４は、隣り合うメモリ素子間を絶縁する隔壁としても機能する。アンチヒューズ型のＲＯＭに電圧を印加してシリサイド形成を生じさせるため、メモリ素子の周辺は瞬間的に高温となる。従って、層間絶縁膜１１４は、シリサイド形成が生じる温度に耐える無機絶縁材料とすることが好ましい。
【００７８】
また、無機絶縁膜の一層として、塗布法で得られる耐熱性の高いシロキサン樹脂を用いてもよい。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【００７９】
次いで、フォトマスクを用いてレジストからなるマスクを形成し、層間絶縁膜１１４またはゲート絶縁膜１０４を選択的にエッチングして開口を形成する。エッチングはウェットエッチング、或いはドライエッチングを用いてもよく、またそれらを組み合わせて行ってもよい。そして、レジストからなるマスクを除去する。ここで形成する開口は、半導体層に達する開口と、ＴＦＴのゲート電極に達する開口と、第１の電極１０７に達する開口の３種類である。さらに、第１の電極１０７に達する開口は２種類設ける。後にシリコン膜及びゲルマニウム膜を積層形成する第１の開口と、後に第１の電極１０７と電気的に接続する配線を形成する第２の開口である。
【００８０】
このエッチング工程で形成する第１の電極１０７に達する第１の開口のサイズは、開口底面の直径を約１μｍ〜約６μｍとする。ただし、第１の開口の直径が大きいほど消費電流が増大するため、第１の開口は小さいほうが好ましい。なお、開口のサイズを直径で示しているが、特に開口の上面形状は円形に限定されず、楕円、矩形でもよい。
【００８１】
また、工程数を削減するために、エッチング条件を調節して１回のエッチングで半導体層に達する開口と、ＴＦＴのゲート電極に達する開口と、第１の電極１０７に達する第１の開口及び第２の開口を形成することができる。
【００８２】
ここまでの工程では、ＴＦＴの作製工程と同一工程でアンチヒューズ型のＲＯＭの一部を形成しているため、工程数の増加はない。
【００８３】
次いで、第１の電極１０７に達する第１の開口を覆うようにシリコン膜１１５ａとゲルマニウム膜１１５ｂを積層形成する。シリコン膜１１５ａは、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、アモルファスシリコン膜、微結晶シリコン膜、またはポリシリコン膜を用いることができる。また、ゲルマニウム膜１１５ｂは、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、アモルファスゲルマニウム膜、微結晶ゲルマニウム膜を用いることができる。ここでは、プラズマＣＶＤ法で得られたアモルファスシリコン膜及びアモルファスゲルマニウム膜を用いる。
【００８４】
シリコン膜１１５ａとゲルマニウム膜１１５ｂの積層膜厚は、１０ｎｍ〜２００ｎｍの膜厚とする。
【００８５】
また、アンチヒューズ型のＲＯＭに用いるシリコン膜に対して意図的に酸素や窒素を含ませてもよい。また、上述したエッチング工程と、シリコン膜の成膜工程の間は、大気開放されずに連続して行われる工程ではなく、シリコン膜１１５ａと第１の電極１０７との界面には窒素や酸素がシリコン膜１１５ａの他の領域に比べ多く含まれる。アンチヒューズ型のＲＯＭは、少なくともシリコン膜１１５ａと第１の電極１０７は連続的に積層成膜しない。シリコン膜１１５ａに酸素や窒素を含ませることで、アンチヒューズ型のＲＯＭの書き込み前後での電気抵抗の差を大きくすることができる。また、開口形成後に大気に曝した場合には、露呈しているタングステン膜の表面に薄い自然酸化膜が形成されることもある。また、タングステン膜の自然酸化膜が形成されることによっても、自然酸化膜をバッファ層として機能させることができるため、これらの膜はアンチヒューズ型のＲＯＭのメモリ素子として十分に機能させることができる。
【００８６】
このシリコン膜１１５ａ及びゲルマニウム膜１１５ｂのパターニングのためにマスクが一枚必要となり、成膜及びパターニングプロセスの分の工程数が増える。
【００８７】
次いで、フッ酸を含むエッチャントで半導体層表面の酸化膜を除去すると同時に露呈している半導体層の表面を洗浄する。なお、この洗浄工程でシリコン膜１１５ａ及びゲルマニウム膜１１５ｂがエッチングされて消失しないように注意が必要である。
【００８８】
次いで、スパッタ法により金属膜を積層した後、フォトマスクを用いてレジストからなるマスクを形成し、選択的に金属積層膜をエッチングして、駆動回路部１４０にＴＦＴのソース電極１１６、１１８、及びドレイン電極１１７を形成し、メモリ部１３０にアンチヒューズ型のＲＯＭの第２の電極１２０、及び第３の電極１１９を形成し、アンテナ部１５０に接続電極１２１を形成する。接続電極１２１は、後に形成されるアンテナと電源形成回路とを電気的に接続させる電極である。
【００８９】
また、第３の電極１１９は、第１の電極１０７と電気的に接続させて配線を引き回すことで消費電力の低減を図っている。アクティブ型のメモリとする場合には、第３の電極１１９は、スイッチング素子と第１の電極１０７を電気的に接続させる。また、パッシブ型のメモリとする場合には、第１の電極１０７をストライプ状（帯状）に並列させ、第１の電極と直交するように第２の電極１２０をストライプ状に並列させればよい。パッシブ型のメモリとする場合には、第３の電極１１９は、端部に設けられ、引出電極とする。
【００９０】
なお、ここでの金属積層膜は、膜厚５０〜２００ｎｍのチタン膜と、膜厚１００ｎｍ〜４００ｎｍの純アルミニウム膜と、膜厚５０〜２００ｎｍのチタン膜との３層積層とする。少なくとも金属積層膜のゲルマニウム膜１１５ｂと接する層は、ゲルマニウムと反応する導電材料またはゲルマニウムが材料中に拡散する導電材料を用いる。
【００９１】
また、この金属積層膜は、チタン膜を用いているため、他の導電材料との接触抵抗も低く、さらに純アルミニウム膜を用いており配線抵抗値が低いため、駆動回路部の引き回し配線や、メモリ部の引き回し配線や、アンテナ部の接続部分に用いることは有用である。
【００９２】
こうして、図４（Ａ）に示すように、絶縁表面を有する基板１０１上に剥離層１０２、絶縁層１０３を介してメモリ部１３０にはアンチヒューズ型ＲＯＭ、駆動回路部１４０にはｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを含むＣＭＯＳ回路が設けられる。また、アンチヒューズ型ＲＯＭの第２の電極１２０は、ＴＦＴのソース電極１１６、１１８、及びドレイン電極１１７と同一工程で形成することで工程数を削減している。加えて、アンテナ部の接続電極１２１もソース電極１１６、１１８、及びドレイン電極１１７と同一工程で形成することで、アンテナと電源形成回路との接続部での接触抵抗や、ノイズの低減を図ることができる。
【００９３】
そして、ソース電極１１６、１１８、ドレイン電極１１７、第２の電極１２０、第３の電極１１９、及び接続電極１２１を覆う絶縁膜１２２を形成する。この絶縁膜１２２は、無機絶縁膜でもよいし、無機絶縁膜と有機絶縁膜の積層でもよい。
【００９４】
次いで、レジストマスクを形成し、絶縁膜１２２を選択的にエッチングして第３の電極１１９に達する開口と、接続電極１２１に達する開口を形成する。なお、後に形成されるアンテナと電気的な接続を確実に行うため、接続電極１２１に達する開口は比較的大きいサイズ、または複数とする。
【００９５】
そして、レジストマスクを除去して、アンテナの密着性を向上させるための金属層１２４と、第４の電極１２３を形成する。金属層１２４及び第４の電極１２３は、同一工程で形成し、チタン膜、銅膜、アルミニウム膜などを用いる。金属層１２４及び第４の電極１２３は、スパッタ法またはインクジェット法で形成する。スパッタ法を用いる場合は、金属膜を形成した後、レジストマスクを形成して、選択的なエッチングを行い、レジストマスクを除去する。
【００９６】
次いで、スパッタ法または印刷法でアンテナ１２５を形成する。スクリーン印刷法やインクジェット法でアンテナ１２５を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷した後、電気抵抗値を低減するための焼成を行う。
【００９７】
導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコン樹脂等の有機樹脂が挙げられる。また、導電膜の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性ペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０〜３００℃の温度範囲で焼成することにより硬化させて導電膜を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。
【００９８】
また、スクリーン印刷法でアンテナ１２５を形成する場合、絶縁膜１２２との密着性が低い場合に、下地膜として金属層１２４を設けることは有効である。同一基板上にアンチヒューズ型のＲＯＭと駆動回路とアンテナを形成することによって実装する工程を削減することができる。ここでいう実装とは、アンテナが設けられた基体と、駆動回路とを半田や、熱圧着、ワイヤボンディング接続、バンプ接続などで電気的な接続を行う作業を言う。例えば、基体に設けられたアンテナにシリコンチップを取り付ける際に実装が行われる。
【００９９】
アンテナ１２５の形状は、特に限定されない。アンテナに適用する信号の伝送方式は、電磁結合方式、電磁誘導方式又はマイクロ波方式等を用いることができる。伝送方式は、実施者が適宜使用用途を考慮して選択すればよく、伝送方式に伴って最適な長さや形状のアンテナを設ければよい。
【０１００】
例えば、伝送方式として、電磁結合方式又は電磁誘導方式（例えば、１３．５６ＭＨｚ帯）を適用する場合には、電界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電膜を輪状（例えば、ループアンテナ）又はらせん状（例えば、スパイラルアンテナ）に形成する。
【０１０１】
また、伝送方式としてマイクロ波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電波の波長を考慮してアンテナとして機能する導電膜の長さや形状を適宜設定すればよく、アンテナとして機能する導電膜を例えば、線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）等に形成することができる。また、アンテナとして機能する導電膜の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
【０１０２】
アンテナの形状の一例を図５（Ａ）、図５（Ｂ）、図５（Ｃ）、図５（Ｄ）、および図５（Ｅ）に示す。例えば、図５（Ａ）に示すようにメモリ部及び駆動回路３０２Ａの周りに一面のアンテナ３０３Ａを配した構造を取っても良い。また、図５（Ｂ）に示すようにメモリ部及び駆動回路３０２Ｂの周りに細いアンテナ３０３Ｂをメモリ部及び駆動回路３０２Ｂの周囲を回るように配した構造をとってもよい。また、図５（Ｃ）に示すようにメモリ部及び駆動回路３０２Ｃに対して、高周波数の電磁波を受信するためのアンテナ３０３Ｃのような形状をとってもよい。また、図５（Ｄ）に示すようにメモリ部及び駆動回路３０２Ｄに対して１８０度無指向性（どの方向からでも同じく受信可能）なアンテナ３０３Ｄのような形状をとってもよい。また、図５（Ｅ）に示すように、メモリ部及び駆動回路３０２Ｅに対して、棒状に長く伸ばしたアンテナ３０３Ｅのような形状をとってもよい。アンテナ１２５はこれらの形状のアンテナを組み合わせて用いることができる。
【０１０３】
また、アンテナに必要な長さは受信に用いる周波数によって適正な長さが異なる。一般には波長の整数分の１の長さにし、例えば周波数が２．４５ＧＨｚの場合は約６０ｍｍ（１／２波長）、又は約３０ｍｍ（１／４波長）とすれば良い。
【０１０４】
次いで、剥離層１０２の界面または層内で剥離を行い、ＴＦＴやメモリ素子などが形成された素子層を第１のシート１００ａと第２のシート１００ｂとで封止する。剥離法は特に限定されず、公知の剥離法、例えば、剥離層のタングステン膜の表面酸化膜を利用する剥離方法（特開２００４−２１４２８１号記載の技術）や、剥離層をエッチングする剥離方法や、レーザアブレーションを用いる剥離方法を用いればよい。また、封止は、エポキシ樹脂などの接着層を用いて接着してもよい。また、剥離工程とアンテナ形成工程は順序を変えてもよく、剥離を行った後、スクリーン印刷法を用いてアンテナ形成を行ってもよい。
【０１０５】
第１のシート１００ａと第２のシート１００ｂは、プラスチックフィルムまたは紙を用いる。また、第１のシート１００ａと第２のシート１００ｂは、耐圧を向上させるために、薄いセラミックを用いてもよいし、炭素繊維やガラス繊維の織物に樹脂をしみこませたシート、所謂、プリプレグを用いてもよい。第１のシート１００ａと第２のシート１００ｂの材料としてフレキシブルな材料を用いれば、物品の曲面に貼り付けるのに適した無線チップを提供することができる。
【０１０６】
以上の工程で、同一基板上にアンチヒューズ型のＲＯＭと駆動回路を形成する。さらに、同一基板上にアンチヒューズ型のＲＯＭと駆動回路とアンテナを少ない工程数で形成することができる。
【０１０７】
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【実施例１】
【０１０８】
本実施例では、アクティブマトリクス型のアンチヒューズ型のＲＯＭを有する無線チップの作製方法について、図６（Ａ）〜図６（Ｄ）及び図７（Ａ）〜図７（Ｃ）を用いて以下に説明する。
【０１０９】
まず、基板５０１上に剥離層となる金属層５０２を形成する。基板５０１としてはガラス基板を用いる。また、金属層５０２としては、スパッタ法により得られる３０ｎｍ〜２００ｎｍのタングステン膜、窒化タングステン膜、またはモリブデン膜を用いる。
【０１１０】
次いで、金属層５０２の表面を酸化させて酸化金属層（図示しない）を形成する。酸化金属層の形成方法は、純水やオゾン水を用いて表面を酸化して形成してもよいし、酸素プラズマで酸化して形成してもよい。また、酸素を含む雰囲気で加熱を行って酸化金属層を形成してもよい。また、後の絶縁膜の形成工程で形成してもよい。この場合、絶縁膜として酸化珪素膜や酸化窒化珪素膜をプラズマＣＶＤ法で形成する際に、金属層５０２表面が酸化されて酸化金属層が形成される。
【０１１１】
次いで、酸化金属層上に第１絶縁膜５０３を形成する。第１絶縁膜５０３としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜（ＳｉＯｘＮｙ）等の絶縁膜を用いる。代表的な一例は第１絶縁膜５０３として２層構造から成り、ＰＣＶＤ法によりＳｉＨ４、ＮＨ３、及びＮ２Ｏを反応ガスとして成膜される窒化酸化珪素膜を５０〜１００ｎｍ、ＳｉＨ４、及びＮ２Ｏを反応ガスとして成膜される酸化窒化珪素膜を１００〜１５０ｎｍの厚さに積層形成する構造が採用される。また、第１絶縁膜５０３の一層として膜厚１０ｎｍ以下の窒化珪素膜（ＳｉＮ膜）、或いは酸化窒化珪素膜（ＳｉＮｘＯｙ膜（Ｘ＞Ｙ））を用いることが好ましい。また、窒化酸化珪素膜と、酸化窒化珪素膜と、窒化珪素膜とを順次積層した３層構造を用いてもよい。ここでは下地絶縁膜として第１絶縁膜５０３を形成した例を示したが、特に必要でなければ設ける必要はない。
【０１１２】
次いで、第１絶縁膜５０３上に半導体層を形成する。半導体層は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザ結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を第１のフォトマスクを用いてレジストマスクを形成した後、所望の形状にパターニングして、半導体層を形成する。なお、プラズマＣＶＤ法を用いれば、第１絶縁膜と、非晶質構造を有する半導体膜とを大気に触れることなく連続的に積層することができる。この半導体膜の厚さは２５〜８０ｎｍ（好ましくは３０〜７０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【０１１３】
また、非晶質構造を有する半導体膜の結晶化処理として連続発振のレーザを用いてもよく、非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を適用すればよい。連続発振のレーザを用いる場合には、出力１０Ｗの連続発振のＹＶＯ４レーザから射出されたレーザ光を非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ４結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、１０〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射すればよい。
【０１１４】
次いで、レジストマスクを除去する。次いで、必要があればＴＦＴのしきい値を制御するために、微量な不純物元素（ボロンまたはリン）のドーピングを半導体層に対して行う。ここでは、ジボラン（Ｂ２Ｈ６）を質量分離しないでプラズマ励起したイオンドープ法を用いる。
【０１１５】
次いで、フッ酸を含むエッチャントで半導体層表面の酸化膜を除去すると同時に半導体層の表面を洗浄する。
【０１１６】
そして、半導体層を覆う第２絶縁膜を形成する。第２絶縁膜はプラズマＣＶＤ法またはスパッタ法を用い、厚さを１〜２００ｎｍとする。好ましくは１０ｎｍ〜５０ｎｍと薄くしてシリコンを含む絶縁膜の単層または積層構造で形成した後にマイクロ波によるプラズマを用いた表面窒化処理を行う。第２絶縁膜は、後に形成されるＴＦＴのゲート絶縁膜として機能する。
【０１１７】
次いで、第２絶縁膜上にゲート電極５０４〜５０８、及びアンチヒューズ型のＲＯＭの下部電極となる第１の電極５０９を形成する。スパッタ法を行って得られた膜厚１００ｎｍ〜５００ｎｍの導電膜を第２のフォトマスクを用いてレジストマスクを形成した後、所望の形状にパターニングして、ゲート電極５０４〜５０８、及び第１の電極５０９を形成する。
【０１１８】
ゲート電極５０４〜５０８、及び第１の電極５０９の材料としては、シリコンと反応してシリサイド形成する材料であればよく、チタン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、バナジウム（Ｖ）、パラジウム（Ｐｄ）、ハフニウム（Ｈｆ）、白金（Ｐｔ）、鉄（Ｆｅ）から選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成してもよい。ただし、ＴＦＴのゲート電極としては高融点金属が好ましく、タングステンまたはモリブデンを用いる。ゲート電極５０４〜５０８、及び第１の電極５０９を積層とする場合には、上層となる材料層が上述した材料であれば、下層となる材料層は、リン等の不純物元素をドーピングした多結晶シリコン層としてもよい。
【０１１９】
次いで、ｐチャネル型ＴＦＴとする領域の半導体層を覆うように第３のフォトマスクを用いてレジストマスクを形成し、ｎチャネル型ＴＦＴとする領域の半導体層にゲート電極５０５、５０７をマスクとして不純物元素を導入することにより低濃度不純物領域を形成する。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いることができる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ここでは、ｎチャネル型ＴＦＴとする領域の半導体層にリン（Ｐ）を１×１０１５〜１×１０１９／ｃｍ３の濃度で含まれるように導入することによりｎ型を示す不純物領域を形成する。
【０１２０】
次いで、レジストマスクを除去して、ｎチャネル型ＴＦＴとする領域の半導体層を覆うように第４のフォトマスクを用いてレジストマスクを形成し、ｐチャネル型ＴＦＴとする領域の半導体層にゲート電極５０４、５０６、５０８をマスクとして不純物元素を導入することによりｐ型を示す不純物領域を形成する。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、ｐチャネル型ＴＦＴとする領域の半導体層にボロン（Ｂ）を１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように導入することによって、ｐ型を示す不純物領域を形成することができる。その結果、ｐチャネル型ＴＦＴとする領域の半導体層に、ソース領域又はドレイン領域５１４、５１５、及びチャネル形成領域５１６が形成される。
【０１２１】
次いで、ゲート電極５０４〜５０８、及び第１の電極５０９の両側面にサイドウォール５１０、５１１を形成する。サイドウォール５１０の作製方法としては、まず、第２絶縁膜、ゲート電極５０４〜５０８、及び第１の電極５０９を覆うように、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む膜や、有機樹脂等の有機材料を含む膜を単層又は積層して第３絶縁膜を形成する。次に、第３絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングすることによって、ゲート電極５０４〜５０８、及び第１の電極５０９の側面に接する絶縁膜（サイドウォール５１０）を形成する。なお、サイドウォール５１０の形成と同時に、第２絶縁膜の一部をエッチングして除去する。第２絶縁膜の一部が除去されることによって、残存するゲート絶縁層５１２は、ゲート電極５０４〜５０８及びサイドウォール５１０の下方に形成される。また、第２絶縁膜の一部が除去されることによって、残存する絶縁層５１３は、第１の電極５０９の下方及びサイドウォール５１１の下方に形成される。
【０１２２】
次いで、ｐチャネル型ＴＦＴとする領域の半導体層を覆うように第５のフォトマスクを用いてレジストマスクを形成し、ｎチャネル型ＴＦＴとする領域の半導体層にゲート電極５０５、５０７及びサイドウォール５１０をマスクとして不純物元素を導入することにより高濃度不純物領域を形成する。不純物元素の導入後にレジストマスクは除去する。ここでは、ｎチャネル型ＴＦＴとする領域の半導体層にリン（Ｐ）を１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように導入することによって、ｎ型を示す高濃度不純物領域を形成することができる。その結果、ｎチャネル型ＴＦＴとする領域の半導体層に、ソース領域又はドレイン領域５１７、５１８、ＬＤＤ領域５１９、５２０、チャネル形成領域５２１が形成される。サイドウォール５１０の下方にＬＤＤ領域５１９、５２０が形成される。
【０１２３】
ｎチャネル型ＴＦＴに含まれる半導体層にＬＤＤ領域を形成し、ｐチャネル型ＴＦＴに含まれる半導体層にＬＤＤ領域を設けない構造を示したが、もちろんこれに限られず、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴの両方の半導体層にＬＤＤ領域を形成してもよい。
【０１２４】
次いで、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、水素を含む第４絶縁膜５２２を成膜した後、半導体層に添加された不純物元素の活性化処理および水素化処理を行う。不純物元素の活性化処理および水素化処理は、炉での熱処理（３００〜５５０℃で１〜１２時間の熱処理）または、ランプ光源を用いたラピッドサーマルアニール法（ＲＴＡ法）を用いる。水素を含む第４絶縁膜５２２は、ＰＣＶＤ法により得られる窒化酸化珪素膜（ＳｉＮＯ膜）を用いる。ここでは、水素を含む第４絶縁膜５２２の膜厚は、５０ｎｍ〜２００ｎｍとする。加えて、結晶化を助長する金属元素、代表的にはニッケルを用いて半導体膜を結晶化させている場合、活性化と同時にチャネル形成領域におけるニッケルの低減を行うゲッタリングをも行うことができる。なお、水素を含む第４絶縁膜５２２は、層間絶縁膜の１層目である。
【０１２５】
次いで、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて層間絶縁膜の２層目となる第５絶縁膜５２３を形成する。第５絶縁膜５２３としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜の単層または積層を用いる。ここでは第５絶縁膜５２３の膜厚は３００ｎｍ〜８００ｎｍとする。
【０１２６】
次いで、第５絶縁膜５２３上に第６のフォトマスクを用いてレジストマスクを形成し、選択的に第４絶縁膜５２２及び第５絶縁膜５２３をエッチングして第１の電極５０９に達する第１の開口を形成する。そして、エッチング後にレジストマスクを除去する。第１の開口の直径は、約１μｍ〜約６μｍとすればよく、本実施例では、第１の開口の直径を２μｍとする。
【０１２７】
ここまでの工程を経た半導体装置の断面図が図６（Ａ）に相当する。
【０１２８】
次いで、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いてシリコン膜とゲルマニウム膜を積層形成する。シリコン膜は、アモルファスシリコン膜、微結晶シリコン膜、またはポリシリコン膜のいずれか一を用い、ゲルマニウム膜は、アモルファスゲルマニウム膜、または微結晶ゲルマニウム膜を用い、１０ｎｍ〜２００ｎｍの合計膜厚とする。本実施例では、プラズマＣＶＤ法を用いて５０ｎｍの膜厚を有するアモルファスシリコン膜と、５０ｎｍの膜厚を有するアモルファスゲルマニウム膜と、を積層成膜する。次いで、アモルファスゲルマニウム膜上に第７のフォトマスクを用いてレジストマスクを形成し、選択的にアモルファスシリコン膜及びアモルファスゲルマニウム膜をエッチングして、第１の開口と重なるシリコン層５２４ａ、及びアモルファスゲルマニウム層５２４ｂを形成する。そして、エッチング後にレジストマスクを除去する。
【０１２９】
ここまでの工程を経た半導体装置の断面図が図６（Ｂ）に相当する。
【０１３０】
次いで、第８のフォトマスクを用いてレジストマスクを形成し、選択的に第４絶縁膜５２２及び第５絶縁膜５２３をエッチングして、半導体層に達する開口、ゲート電極に達する開口、第１の電極５０９に達する第２の開口をそれぞれ形成する。そして、エッチング後にレジストマスクを除去する。
【０１３１】
ここまでの工程を経た半導体装置の断面図が図６（Ｃ）に相当する。
【０１３２】
次いで、フッ酸を含むエッチャントで露呈している半導体層表面及び露呈している第１の電極５０９の表面の酸化膜を除去すると同時に露呈している半導体層の表面及び露呈している第１の電極５０９の表面を洗浄する。
【０１３３】
次いで、メモリ素子の上部電極やＴＦＴのソース電極及びドレイン電極などを形成するため、スパッタ法を用いて導電膜を形成する。この導電膜は、チタン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、バナジウム（Ｖ）、パラジウム（Ｐｄ）、ハフニウム（Ｈｆ）、白金（Ｐｔ）、鉄（Ｆｅ）、アルミニウム（Ａｌ）、銅（Ｃｕ）から選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成する。ただし、導電膜を積層する場合は、メモリ素子の上部電極に用いるため、少なくともゲルマニウム層５２４ｂと接する一層は、ゲルマニウムと反応する材料を用いる。また、この導電膜は、ＴＦＴのソース電極及びドレイン電極にも用いるため、ＴＦＴの活性層となる半導体層との接触抵抗値が比較的低い材料を用いることが好ましい。例えば、チタン膜と、シリコンを微量に含むアルミニウム膜と、チタン膜との３層構造、或いはチタン膜と、ニッケル及び炭素を含むアルミニウム合金膜と、チタン膜との３層構造を用いる。本実施例では、膜厚１００ｎｍのチタン膜と、膜厚３５０ｎｍの純アルミニウム膜と、膜厚１００ｎｍのチタン膜との３層積層とする。また、本実施例では、メモリ素子の下部電極の材料としてタングステン膜を用い、上部電極の材料としてチタン膜を用いた例を示したが、ゲルマニウムと反応する材料であれば特に限定されず、メモリ素子の下部電極及び上部電極に同じ材料を用いてもよい。メモリ素子の下部電極及び上部電極に同じ材料を用いる場合、チタン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、バナジウム（Ｖ）、パラジウム（Ｐｄ）、ハフニウム（Ｈｆ）、白金（Ｐｔ）、鉄（Ｆｅ）から選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成する。
【０１３４】
次いで、第９のフォトマスクを用いてレジストマスクを形成し、選択的に導電膜をエッチングして、ソース電極またはドレイン電極５２５〜５３４、ゲート引出配線５３５〜５３９、アンチヒューズ型のＲＯＭの第２の電極５４０及び第３の電極５４１、アンテナ部の第４の電極５４２を形成する。第２の電極５４０は第１の開口と重なりメモリ素子の上部電極となる。また、第３の電極５４１は、第２の開口と重なり、第１の電極５０９と電気的に接続する。なお、ここでは図示しないが、第４の電極５４２は、アンテナ部及び電源部６０３のＴＦＴと電気的に接続している。そして、エッチング後にレジストマスクを除去する。
【０１３５】
ここまでの工程を経た半導体装置の断面図が図６（Ｄ）に相当する。本実施例では９枚のフォトマスクを用いて、同一基板上にロジック回路部６０１のＴＦＴと、メモリ部６０２のＴＦＴ及びアンチヒューズ型のＲＯＭ６００と、アンテナ部及び電源部６０３のＴＦＴと形成することができる。
【０１３６】
次いで、ロジック回路部６０１のＴＦＴと、メモリ部６０２のＴＦＴ及びアンチヒューズ型のＲＯＭ６００と、アンテナ部及び電源部６０３のＴＦＴを覆う第６絶縁膜５４３を形成する。第６絶縁膜５４３は、酸化珪素を含む絶縁膜または有機樹脂膜を用いる。無線チップの信頼性を向上させる上では酸化珪素を含む絶縁膜を用いることが好ましい。また、後に形成するアンテナをスクリーン印刷法で形成する場合には平坦面を有していることが望ましいため、塗布法を用いる有機樹脂膜を用いることが好ましい。第６絶縁膜５４３は、実施者が適宜、選択すればよい。また、本実施例では後に形成するアンテナがアンテナ部及び電源部６０３の駆動回路と重なる例を示しているため、第６絶縁膜５４３は、アンテナと駆動回路との絶縁を図る層間絶縁膜として機能している。輪状（例えば、ループアンテナ）又はらせん状のアンテナとする場合には、アンテナの両端のうち一方を下層の配線で引き回すため、第６絶縁膜５４３を設けることが好ましい。ただし、マイクロ波方式を適用し、線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）等のアンテナとする場合には、後に形成するアンテナが駆動回路及びメモリ部と重ならないように配置できるため、第６絶縁膜５４３は特に設けなくともよい。
【０１３７】
次いで、第１０のフォトマスクを用いてレジストマスクを形成し、選択的に第６絶縁膜５４３をエッチングして、第３の電極５４１に達する第３の開口と、第４の電極５４２に達する第４の開口を形成する。そして、エッチング後にレジストマスクを除去する。
【０１３８】
ここまでの工程を経た半導体装置の断面図が図７（Ａ）に相当する。
【０１３９】
次いで、第６絶縁膜５４３上に金属膜を形成する。金属膜としては、Ｔｉ、Ｎｉ、Ａｕから選ばれる単層またはそれらの積層を用いる。次いで、第１１のフォトマスクを用いてレジストマスクを形成し、選択的に金属膜をエッチングして、第１の電極５０９の引出配線部６０４に引出配線５４４と、アンテナの下地膜５４５を形成する。なお、ここでの引出配線５４４及び下地膜５４５は、レジストマスクを用いることなく、メタルマスクを用いたスパッタ法で選択的に形成することもできる。アンテナの下地膜５４５を設けることで、アンテナとの接触面積を広く確保することができる。また、回路設計のレイアウトによっては、特に引出配線５４４を形成しなくともよい。
【０１４０】
ここまでの工程を経た半導体装置の断面図が図７（Ｂ）に相当する。
【０１４１】
次いで、下地膜５４５上にアンテナ５４６を形成する。アンテナ５４６はスパッタ法を用いてアルミニウム（Ａｌ）または銀（Ａｇ）など金属膜を形成した後、フォトマスクを用いてパターニングする方法、或いはスクリーン印刷法を用いることができる。フォトマスク数を削減することを優先するのであれば、スクリーン印刷法を用いてアンテナを形成すればよい。スクリーン印刷法とは、金属あるいは高分子化合物繊維のメッシュによりなるベースに所定のパターンが感光性樹脂にて形成されたスクリーン版上にのせたインキもしくはペーストをスキージと呼ばれるゴム、プラスチック、或いは金属のブレードを用いてスクリーン版の反対側に置かれたワークに転写する方法である。スクリーン印刷法は、比較的大面積でのパターン形成が低コストで実現することができるメリットを有している。
【０１４２】
ここまでの工程を経た半導体装置の断面図が図７（Ｃ）に相当する。本実施例では１１枚のフォトマスクを用いて、同一基板上にロジック回路部６０１のＴＦＴと、メモリ部６０２のＴＦＴ及びアンチヒューズ型のＲＯＭ６００と、アンテナ部及び電源部６０３のＴＦＴ及びアンテナとを形成することができる。
【０１４３】
また、引出配線５４４及び下地膜５４５をメタルマスクを用いたスパッタ法で選択的に形成する場合には、１０枚のフォトマスクを用いて図７（Ｃ）の無線チップを形成することができる。また、マイクロ波方式を適用し、線状、平坦な形状等のアンテナとする場合には、第６絶縁膜５４３及びアンテナの下地膜５４５の形成を省略できるため、９枚のフォトマスクを用いて無線チップを形成することができる。さらに、フォトマスク数を削減するために、駆動回路をｐチャネル型ＴＦＴのみを用いて回路設計して作製すれば、２枚のフォトマスクを削除でき、合計７枚のマスクで無線チップを形成することができる。
【０１４４】
また、本実施例では、フォトマスクを用いてレジストマスクを形成した例を示したが、特にパターニング技術は限定されず、フォトマスクを用いることなくレジスト材料を液滴吐出法で選択的に形成してレジストマスクを形成してもよい。
【０１４５】
次いで、剥離を行って金属層５０２及び基板５０１を除去する。金属酸化膜内、第１絶縁膜５０３と金属酸化膜の界面又は金属酸化膜と金属層５０２との界面で剥離が生じ、比較的小さな力で無線チップを基板５０１から引き剥がすことができる。金属層５０２及び基板５０１を除去する際にアンテナを設ける側に接着する固定基板を用いてもよい。
【０１４６】
次いで、無数の無線チップが形成された１枚のシートをカッター、ダイジング等により分割して個々の無線チップに切り分ける。また、剥離の際に、無線チップを一つ一つピックアップして剥離する方法を用いれば、この分断の工程は特に不要である。
【０１４７】
次いで、無線チップをシート状の基体に固定する。シート状の基体としては、プラスチック、紙、プリプレグ、セラミックシートなどを用いることができる。２枚のシート状の基体に無線チップを挟むように固定してもよいし、１枚のシート状の基体に接着層で固定してもよい。接着層としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。また、紙の形成途中に無線チップを配置して、１枚の紙の内部に無線チップを設けることもできる。
【０１４８】
以上の工程を経た無線チップは、無線チップ製造後にデータの書き込みをいつでも行える追記型のメモリを実現できる。例えば、フレキシブルなシート状の基体に固定した無線チップを曲面を有する物品に貼り付けた後、その無線チップに含まれるアンチヒューズ型ＲＯＭに対してデータの書き込みを行うことができる。
【０１４９】
本実施例は、実施の形態と自由に組み合わせることができる。
【実施例２】
【０１５０】
本実施例は、実施例１とプロセスが一部異なる例を図８（Ａ）〜図８（Ｄ）及び図９（Ａ）〜図９（Ｃ）に示す。なお、実施例１と共通の部分には同じ符号を用い、ここでは簡略化のため、同じ説明は省略する。
【０１５１】
まず、実施例１に従って、図６（Ａ）と同じ断面構造を得る。なお、図８（Ａ）は図６（Ａ）と同一である。
【０１５２】
次いで、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いてシリコン膜及びゲルマニウム膜を形成し、その上にスパッタ法またはプラズマＣＶＤ法で金属膜を積層する。シリコン膜は、アモルファスシリコン膜、微結晶シリコン膜、またはポリシリコン膜のいずれか一を用い、１０ｎｍ〜２００ｎｍの膜厚とする。金属膜は、チタン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、バナジウム（Ｖ）、パラジウム（Ｐｄ）、ハフニウム（Ｈｆ）、白金（Ｐｔ）、鉄（Ｆｅ）などの単体、或いはこれらの合金、或いは化合物を用い、１０ｎｍ〜１００ｎｍの膜厚とする。ただし、金属膜は、メモリ素子の下部電極となる第１の電極５０９で用いる材料とは異なる材料を用いる。本実施例では、スパッタ法を用いて積層の合計が５０ｎｍの膜厚を有するアモルファスシリコン膜とアモルファスゲルマニウム膜の積層と１００ｎｍの窒化チタン膜を大気に触れることなく連続的に積層成膜する。即ち、本実施例では、メモリ部において、シリコン層と第１の電極は連続的に積層成膜が行われないが、シリコン層とゲルマニウム層と第２の電極は連続的に積層成膜を行う。また、金属膜は積層でもよく、例えばチタン膜と窒化チタン膜の積層とする。実施例１では、ゲルマニウム層５２４ｂを露呈する工程を示したが、本実施例では、連続して金属膜を形成することによってゲルマニウム層５２４ｂを保護している。特にシリコン層５２４ａとゲルマニウム層５２４ｂとの合計膜厚を５０ｎｍ以下とする場合、後に行われるフッ酸などの洗浄によるシリコン層５２４ａ及びゲルマニウム層５２４ｂの薄膜化を防ぐことができる。
【０１５３】
次いで、金属膜上に第７のフォトマスクを用いてレジストマスクを形成し、選択的に金属膜、ゲルマニウム膜、及びアモルファスシリコン膜をエッチングして、第１の開口と重なるシリコン層５２４ａ、ゲルマニウム層５２４ｂ、及び第２の電極７０１を形成する。そして、エッチング後にレジストマスクを除去する。
【０１５４】
ここまでの工程を経た半導体装置の断面図が図８（Ｂ）に相当する。
【０１５５】
次いで、第８のフォトマスクを用いてレジストマスクを形成し、選択的に第４絶縁膜５２２及び第５絶縁膜５２３をエッチングして、半導体層に達する開口、ゲート電極に達する開口、第１の電極５０９に達する第２の開口をそれぞれ形成する。そして、エッチング後にレジストマスクを除去する。
【０１５６】
ここまでの工程を経た半導体装置の断面図が図８（Ｃ）に相当する。
【０１５７】
次いで、フッ酸を含むエッチャントで露呈している半導体層表面及び露呈している第１の電極５０９の表面の酸化膜を除去すると同時に露呈している半導体層の表面及び露呈している第１の電極５０９の表面を洗浄する。なお、ゲルマニウム層５２４ｂ上面は第２の電極７０１で覆われており、ここでの洗浄工程での薄膜化を防いでいる。本実施例では第２の電極７０１は窒化チタン膜であり、フッ酸に対するエッチング耐性を有している。
【０１５８】
次いで、スパッタ法を用いて導電膜を形成する。この導電膜は、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）から選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成する。本実施例では、膜厚１００ｎｍのチタン膜と、膜厚３５０ｎｍのシリコンを微量に含むアルミニウム膜と、膜厚１００ｎｍのチタン膜との３層積層とする。
【０１５９】
次いで、第９のフォトマスクを用いてレジストマスクを形成し、選択的に導電膜をエッチングして、ソース電極またはドレイン電極５２５〜５３４、ゲート引出配線５３５〜５３９、アンチヒューズ型のＲＯＭの第３の電極５４１及び第５の電極７０２、アンテナ部の第４の電極５４２を形成する。第５の電極７０２は第２の電極７０１と重なり、配線の電気抵抗を低減する。また、第３の電極５４１は、第２の開口と重なり、第１の電極５０９と電気的に接続する。なお、ここでは図示しないが、第４の電極５４２は、アンテナ部及び電源部のＴＦＴと電気的に接続している。そして、エッチング後にレジストマスクを除去する。
【０１６０】
ここまでの工程を経た半導体装置の断面図が図８（Ｄ）に相当する。本実施例でも９枚のフォトマスクを用いて、同一基板上にロジック回路部６０１のＴＦＴと、メモリ部６０２のＴＦＴ及びアンチヒューズ型のＲＯＭ６００と、アンテナ部及び電源部６０３のＴＦＴと形成することができる。
【０１６１】
次いで、ロジック回路部６０１のＴＦＴと、メモリ部６０２のＴＦＴ及びアンチヒューズ型のＲＯＭ６００と、アンテナ部及び電源部６０３のＴＦＴを覆う第６絶縁膜５４３を形成する。第６絶縁膜５４３は、酸化珪素を含む絶縁膜または有機樹脂膜を用いる。無線チップの信頼性を向上させる上では酸化珪素を含む絶縁膜を用いることが好ましい。また、後に形成するアンテナをスクリーン印刷法で形成する場合には平坦面を有していることが望ましいため、塗布法を用いる有機樹脂膜を用いることが好ましい。第６絶縁膜５４３は、実施者が適宜、選択すればよい。
【０１６２】
次いで、第１０のフォトマスクを用いてレジストマスクを形成し、選択的に第６絶縁膜５４３をエッチングして、第４の電極５４２に達する第４の開口を形成する。そして、エッチング後にレジストマスクを除去する。
【０１６３】
ここまでの工程を経た半導体装置の断面図が図９（Ａ）に相当する。
【０１６４】
次いで、第６絶縁膜５４３上にメタルマスクを用いたスパッタ法や、液滴吐出法でアンテナの下地膜５４５を形成する。アンテナの下地膜５４５としては、Ｔｉ、Ｎｉ、Ａｕから選ばれる単層またはそれらの積層を用いる。なお、ここでの下地膜５４５は、フォトマスクを用いてレジストマスクを形成し、選択的に金属膜をエッチングして形成してもよい。
【０１６５】
ここまでの工程を経た半導体装置の断面図が図９（Ｂ）に相当する。
【０１６６】
次いで、下地膜５４５上にアンテナ５４６を形成する。アンテナ５４６はスパッタ法を用いて金属膜を形成した後、フォトマスクを用いてパターニングする方法、或いはスクリーン印刷法を用いることができる。フォトマスク数を削減することを優先するのであれば、スクリーン印刷法を用いてアンテナを形成すればよい。
【０１６７】
ここまでの工程を経た半導体装置の断面図が図９（Ｃ）に相当する。本実施例では１０枚のフォトマスクを用いて、同一基板上にロジック回路部６０１のＴＦＴと、メモリ部６０２のＴＦＴ及びアンチヒューズ型のＲＯＭ６００と、アンテナ部及び電源部６０３のＴＦＴ及びアンテナとを形成することができる。
【０１６８】
また、フォトマスク数を削減するために、駆動回路をｐチャネル型ＴＦＴのみを用いて回路設計して作製すれば、２枚のフォトマスクを削除でき、合計８枚のマスクで無線チップを形成することができる。
【０１６９】
また、以降の工程は、実施例１に従って無線チップを完成すればよい。
【０１７０】
また、本実施例では、フォトマスクを用いてレジストマスクを形成した例を示したが、特にパターニング技術は限定されず、フォトマスクを用いることなくレジスト材料を液滴吐出法で選択的に形成してレジストマスクを形成してもよい。
【０１７１】
また、本実施例は、実施の形態、または実施例１と自由に組み合わせることができる。
【実施例３】
【０１７２】
本実施例の半導体装置の構成について、図１０を参照して説明する。図１０に示すように、本発明の半導体装置１５２０は、非接触でデータを交信する機能を有し、電源回路１５１１、クロック発生回路１５１２、データ復調／変調回路１５１３、他の回路を制御する制御回路１５１４、インターフェイス回路１５１５、記憶回路１５１６、データバス１５１７、アンテナ１５１８、センサ１５２３ａ、センサ回路１５２３ｂを有する。図１０において、駆動回路とは、電源回路１５１１、クロック発生回路１５１２、データ復調／変調回路１５１３、他の回路を制御する制御回路１５１４、及びインターフェイス回路１５１５を指している。
【０１７３】
電源回路１５１１は、アンテナ１５１８から入力された交流信号を基に、半導体装置１５２０の内部の各回路に供給する各種電源を生成する回路である。クロック発生回路１５１２は、アンテナ１５１８から入力された交流信号を基に、半導体装置１５２０の内部の各回路に供給する各種クロック信号を生成する回路である。データ復調／変調回路１５１３は、リーダライタ１５１９と交信するデータを復調／変調する機能を有する。制御回路１５１４は、記憶回路１５１６を制御する機能を有する。アンテナ１５１８は、電波の送受信を行う機能を有する。リーダライタ１５１９は、半導体装置との交信、制御及びそのデータに関する処理を制御する。なお、半導体装置は上記構成に制約されず、例えば、電源電圧のリミッタ回路や暗号処理専用ハードウエアといった他の要素を追加した構成であってもよい。
【０１７４】
記憶回路１５１６は、実施の形態１に示すようなメモリ部、即ち外部からの電気的作用によって接している導電層と反応してシリサイドになるシリコン膜と、ゲルマニウム膜の積層が一対の導電層間に挟まれたメモリ素子を複数有する。なお、記憶回路１５１６は、一対の導電層間にシリコン膜とゲルマニウム膜との積層が挟まれたメモリ素子のみを有していてもよいし、他の構成の記憶回路を有していてもよい。他の構成の記憶回路とは、例えば、ＤＲＡＭ、ＳＲＡＭ、ＦｅＲＡＭ、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ及びフラッシュメモリから選択される１つ又は複数に相当する。
【０１７５】
センサ１５２３ａは抵抗素子、容量結合素子、誘導結合素子、光起電力素子、光電変換素子、熱起電力素子、トランジスタ、サーミスタ、ダイオードなどの半導体素子で形成される。センサ回路１５２３ｂはインピーダンス、リアクタンス、インダクタンス、電圧又は電流の変化を検出し、アナログ／デジタル変換（Ａ／Ｄ変換）して制御回路１５１４に信号を出力する。
【０１７６】
また、本実施例は、実施の形態、実施例１、または、実施例２と自由に組み合わせることができる。
【実施例４】
【０１７７】
本発明により無線チップとして機能する半導体装置を形成することができる。無線チップの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１１（Ａ）参照）、包装用容器類（包装紙やボトル等、図１１（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１１（Ｂ）参照）、乗物類（自転車等、図１１（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、衣類、生活用品類、電子機器等の商品や荷物の荷札（図１１（Ｅ）、図１１（Ｆ）参照）等の物品に設けて使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。
【０１７８】
本発明の半導体装置１５２０は、プリント基板に実装し、物品表面に貼着、物品埋め込む等して、物品に固定される。例えば、本なら紙に埋め込む、有機樹脂からなるパッケージなら当該有機樹脂に埋め込む等して、各物品に固定される。本発明の半導体装置１５２０は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置１５２０を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を設けることにより、検品システム等のシステムの効率化を図ることができる。
【０１７９】
次に、本発明の半導体装置を実装した電子機器の一態様について図面を参照して説明する。ここで例示する電子機器は携帯電話機であり、筐体２７００、２７０６、パネル２７０１、ハウジング２７０２、プリント配線基板２７０３、操作ボタン２７０４、バッテリ２７０５を有する（図１２参照）。パネル２７０１はハウジング２７０２に脱着自在に組み込まれ、ハウジング２７０２はプリント配線基板２７０３に嵌着される。ハウジング２７０２はパネル２７０１が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板２７０３には、パッケージングされた複数の半導体装置が実装されており、このうちの１つとして、本発明の半導体装置を用いることができる。プリント配線基板２７０３に実装される複数の半導体装置は、コントローラ、中央処理ユニット（ＣＰＵ、Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、メモリ、電源回路、音声処理回路、送受信回路等のいずれかの機能を有する。
【０１８０】
パネル２７０１は、接続フィルム２７０８を介して、プリント配線基板２７０３と電気的に接続される。上記のパネル２７０１、ハウジング２７０２、プリント配線基板２７０３は、操作ボタン２７０４やバッテリ２７０５と共に、筐体２７００、２７０６の内部に収納される。パネル２７０１が含む画素領域２７０９は、筐体２７００に設けられた開口窓から視認できるように配置されている。
【０１８１】
上記の通り、本発明の半導体装置は、小型、薄型、軽量であることを特徴としており、上記特徴により、電子機器の筐体２７００、２７０６内部の限られた空間を有効に利用することができる。
【０１８２】
また、本発明の半導体装置は、外部からの電気的作用により熱反応するシリコン膜とゲルマニウム膜の積層が一対の導電層に挟まれた構造のメモリ素子を有するため、安価な半導体装置を用いた電子機器を提供することができる。また、本発明の半導体装置は高集積化が容易なため、大容量の記憶回路を有する半導体装置を用いた電子機器を提供することができる。
【０１８３】
また、本発明の半導体装置が有する記憶装置は、外部からの電気的作用によりデータの書き込みを行うものであり、不揮発性であって、データの追記が可能であることを特徴とする。上記特徴により、書き換えによる偽造を防止することができ、新たなデータを追加して書き込むことができる。従って、高機能化と高付加価値化を実現した半導体装置を用いた電子機器を提供することができる。
【０１８４】
なお、筐体２７００、２７０６は、携帯電話機の外観形状を一例として示したものであり、本実施例に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。
【０１８５】
また、本実施例は、実施の形態、実施例１、実施例２、または実施例３と自由に組み合わせることができる。
【産業上の利用可能性】
【０１８６】
大面積のガラス基板を用いて作製することで、一度に大量の無線チップを提供することができ、一個あたりの単価を安価なものとすることができる。また、アンテナを同一基板上に形成することもでき、実装工程を削除することもできる。
【図面の簡単な説明】
【０１８７】
【図１】アンチヒューズ型ＲＯＭの断面模式図および断面写真図。
【図２】アンチヒューズ型のＲＯＭの書き込み電圧値を示すグラフ。
【図３】アンチヒューズ型のＲＯＭの消費電流値を示すグラフ。
【図４】本発明の工程断面図を示す図。
【図５】アンテナを示す上面図。
【図６】無線チップの作製工程を示す断面図。
【図７】無線チップの作製工程を示す断面図。
【図８】無線チップの作製工程を示す断面図。
【図９】無線チップの作製工程を示す断面図。
【図１０】無線チップのブロック図を示す図。
【図１１】電子機器の一例を示す図。
【図１２】電子機器の一例を示す図。
【図１３】従来例を示す図。
【符号の説明】
【０１８８】
１０：絶縁表面を有する基板
１１：第１の電極
１２：絶縁物
１３：シリコン膜
１４：ゲルマニウム膜
１５：第２の電極
１００ａ：第１のシート
１００ｂ：第２のシート
１０１：絶縁表面を有する基板
１０２：剥離層
１０３：絶縁層
１０４：ゲート絶縁膜
１０５：第１のゲート電極
１０６：第２のゲート電極
１０７：第１の電極
１０８：ソース領域
１０９：ドレイン領域
１１０：ドレイン領域
１１１：ソース領域
１１２：チャネル形成領域
１１３：チャネル形成領域
１１４：層間絶縁膜
１１５ａ：シリコン膜
１１５ｂ：ゲルマニウム膜
１１６：ソース電極
１１７：ドレイン電極
１１８：ソース電極
１１９：第３の電極
１２０：第２の電極
１２１：接続電極
１２２：絶縁膜
１２３：第４の電極
１２４：金属層
１２５：アンテナ
３０２Ａ：メモリ部及び駆動回路
３０２Ｂ：メモリ部及び駆動回路
３０２Ｃ：メモリ部及び駆動回路
３０２Ｄ：メモリ部及び駆動回路
３０２Ｅ：メモリ部及び駆動回路
３０３Ａ：アンテナ
３０３Ｂ：アンテナ
３０３Ｃ：アンテナ
３０３Ｄ：アンテナ
３０３Ｅ：アンテナ
５０１：基板
５０２：金属層
５０３：第１絶縁膜
５０４〜５０８：ゲート電極
５０９：第１の電極
５１０：サイドウォール
５１１：サイドウォール
５１２：ゲート絶縁層
５１３：絶縁層
５１４：ソース領域又はドレイン領域
５１５：ソース領域又はドレイン領域
５１６：チャネル形成領域
５１７：ソース領域又はドレイン領域
５１８：ソース領域又はドレイン領域
５１９：ＬＤＤ領域
５２０：ＬＤＤ領域
５２１：チャネル形成領域
５２２：第４絶縁膜
５２３：第５絶縁膜
５２４ａ：シリコン層
５２４ｂ：ゲルマニウム層
５２５〜５３４：ソース電極またはドレイン電極
５３５〜５３９：ゲート引出配線
５４０：第２の電極
５４１：第３の電極
５４２：第４の電極
５４３：第６絶縁膜
５４４：引出配線
５４５：下地膜
５４６：アンテナ
６００：アンチヒューズ型のＲＯＭ
６０１：ロジック回路部
６０２：メモリ部
６０３：アンテナ部及び電源部
６０４：第１の電極の引出配線部
７０１：第２の電極
７０２：第５の電極
１５１１ 電源回路
１５１２ クロック発生回路
１５１３ データ復調／変調回路
１５１４ 制御回路
１５１５ インターフェイス回路
１５１６ 記憶回路
１５１７ データバス
１５１８ アンテナ（アンテナコイル）
１５１９ リーダライタ
１５２０ 半導体装置
１５２３ａ センサ
１５２３ｂ センサ回路
２７００ 筐体
２７０１ パネル
２７０２ ハウジング
２７０３ プリント配線基板
２７０４ 操作ボタン
２７０５ バッテリ
２７０６ 筐体
２７０８ 接続フィルム
２７０９ 画素領域
【技術分野】
【０００１】
本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置や有機発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
従来、様々なタイプのメモリが提案されている。代表的なメモリとしては、磁気テープや磁気ディスクを含むメモリや、書き込み読み出しが可能なＲＡＭや、読み出しを専用とするＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などが挙げられる。
【０００４】
従来のＲＯＭとしては、ＩＣ製造工程におけるマスクでデータを記憶するマスクＲＯＭ、ＩＣチップ製造後に電流によりヒューズ素子を溶断してデータを記憶するヒューズ型のＲＯＭ、ＩＣチップ製造後に電流によって絶縁体を短絡させてデータを記憶するアンチヒューズ型のＲＯＭなどが挙げられる。
【０００５】
マスクＲＯＭは、ＩＣ製造プロセス中のマスクでデータを記憶させるため、書き込むデータに応じたマスクを用意しなければならず、そのために製造コストが増加していた。また、ヒューズＲＯＭは、ヒューズ素子を溶断する際にゴミが発生して誤動作を引き起こす恐れがあった。
【０００６】
また、アンチヒューズ型のＲＯＭは、製造時に書き込むデータに応じたマスクも不要であり、メモリにデータを書き込む際にゴミも発生しない点で他のＲＯＭに比べ有利である。シリコン基板上に形成するアンチヒューズ型のＲＯＭの一例として特許文献１に記載の技術がある。
【０００７】
特許文献１に開示されているアンチヒューズ型のＲＯＭの断面図を図１３に示す。図１３において、ｎＭＯＳトランジスタを形成したシリコン基板５０、アモルファスシリコン膜５３、タングステン膜５４、タングステン膜５４’、Ａｌ−Ｓｉ−Ｃｕ配線５５がそれぞれ形成されている。特許文献１に符号５１、５２の明示がないが、恐らく符号５１はｎ＋ドレイン領域であり、符号５２はＣＶＤ法により形成されたＳｉＯ２膜である。特許文献１は、タングステン膜５４’、アモルファスシリコン膜５３、及びタングステン膜５４の積層膜をマルチチャンバシステムを用いて大気にさらすことなく連続的に成膜することを特徴としている。
【０００８】
また、特許文献２にアルミニウムを含む本体と接してゲルマニウムの本体を用いたアンチヒューズ型のＲＯＭが開示されている。
【０００９】
また、特許文献３には、配線と配線との間にゲルマニウムを含有するアモルファスシリコン膜を介挿したアンチヒューズ型のＲＯＭが開示されている。
【００１０】
また、近年、無線通信機能を有する半導体装置、具体的には無線チップは、大きな市場が見込まれているため、注目されている。このような無線チップは、その用途によりＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグ、無線タグ、電子タグ、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）と呼ばれることがある。
【００１１】
無線チップの構成は、インターフェース、メモリ、制御部等を有する。メモリは、書き込み読み出しが可能なＲＡＭ、読み出しを専用とするＲＯＭが使用され、目的に応じて使い分けられている。具体的には、特定のアプリケーション毎にメモリ領域が割り当てられており、アプリケーション毎、並びにディレクトリ毎にアクセス権が管理されている。アクセス権を管理するため、無線チップはアプリケーションの暗証コードと比較照合する照合手段を有し、照合手段による比較照合の結果、暗証コードが一致するアプリケーションに関するアクセス権をユーザに与える制御手段を有する。このような無線チップは、シリコンウェハから形成され、半導体基板にメモリ回路、演算回路等の集積回路が集積されている。
【００１２】
このような無線チップが搭載されたカード（所謂ＩＣカード）と、磁気カードとを比較すると、ＩＣカードはメモリ容量が大きく、演算機能を備えることができ、認証性が高く、改ざんすることが極めて困難である、といったメリットを有する。そのため、ＩＣカードは個人情報の管理に好適である。ＩＣカードに搭載するメモリとしては、改ざんできないように、読み出しを専用とするＲＯＭが多く用いられている。
【特許文献１】特開平７−２９７２９３号公報
【特許文献２】特開平６−２６０５５８号公報
【特許文献３】特開平５−３４３６３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
従来の無線チップは、マイクロプロセッサや半導体メモリと同じく高価なシリコンウエハを使用して製造されている。そのために無線チップの単価を下げるには自ずと限界があった。特に、無線チップに必要なメモリ領域は、シリコンチップ内で大きな面積を占めており、記憶容量を変えずにメモリ領域の占有面積を縮小することが、チップ単価を削減する上で必要となっている。また、シリコンチップを微小にすることでコスト削減を見込むことができるが、シリコンチップの微細化が進むと、その実装コストが上昇してしまう。チップを市場に流通させるためには、チップ単価を下げることが非常に重要であり、商品生産における優先事項の一つである。
【００１４】
また、無線チップにおいて、シリコンチップの端子とアンテナがＡＣＦなどによって接続されている場合、高温になると熱膨張の割合、又は低温になると熱収縮の割合が部材によって異なるため、異なる部材間で大きな熱応力が生じる。無線チップは物品に添付されるため、様々な環境下に曝されることを考慮すると、熱応力によってシリコンチップの端子とアンテナの接続部に断線が発生する恐れがある。
【００１５】
また、従来の無線チップは、小片化したとしてもシリコンを構造体として用いているので、物品の曲面に貼り付けるには適していない。フレキシブルな材料からなる基体にシリコンチップを実装させた場合、物品の曲面にあわせて基体を曲げた時にシリコンチップと基体のアンテナとを接続する部分が破壊される恐れもあった。シリコンウエハ自体を研削研磨して薄片化する方法もあるが、そのための工程数が増えるので低製造コスト化と相反する矛盾があった。薄片化したとしても、商品に付して使用されるＩＣタグのようなものでは、無線チップを薄い基体（例えばフィルム片、或いは紙片）に貼り付けると、基体の表面に突起が生じてしまい美観を損ねてしまう。また、基体の表面に突起が生じるため、紙片などの基体に印刷を行おうとした場合、高精細な印刷が困難になる。また、改ざん対象となるシリコンチップの存在位置が強調されてしまう恐れがあった。また、シリコンチップを薄片化すると、シリコンチップの機械強度が低下して、基体が曲げられた時にシリコンチップが割れる恐れがあった。
【００１６】
また、無線チップにアンチヒューズ型のＲＯＭを搭載しようとした場合、２通りの工程順序が考えられる。一つは、ＲＯＭを形成したシリコンチップの製造後にデータの書き込みを行い、その後、基体に設けられたアンテナと実装して無線チップを完成させる工程順序である。このような工程順序とする場合、無線チップの製造プロセス中にデータの書き込みを行うための製造装置が必要となる。シリコンチップの一つ一つは微小であり、それぞれのシリコンチップに形成したＲＯＭに異なるデータを書き込むための電流を供給する製造装置は、精密な位置合わせなどが必要であるため、高価なものとなる。従って、この製造装置により製造コストが増加してしまう。
【００１７】
また、もう一つの工程順序としては、アンテナを有する基体にシリコンチップを実装した後、シリコンチップに形成されたＲＯＭに対して無線信号を送信し、その無線信号を用いてデータを書き込んで無線チップを完成させる工程順序である。前述した工程順序に比べ、このような工程順序とする場合には、無線信号を利用することにより、製造コストの増加を抑えることができる。
【００１８】
しかしながら、後述の工程順序とする場合、無線信号から生成した電流を利用してＲＯＭに書き込むため、ＲＯＭに書き込み電流値及び書き込み電圧値が制限される。
【００１９】
そこで、本発明は、無線信号から生成できる電流値及び電圧値の範囲内で駆動できるメモリを搭載した半導体装置を提供することを課題とする。また、半導体装置製造後にデータの書き込みをいつでも行える追記型のメモリを提供することも課題とする。
【００２０】
また、物品の曲面に貼り付けるのに適した無線チップを提供することも課題とする。また、製造プロセス数を増大することなく、製造コストを低減し、チップ単価を下げることも課題とする。
【００２１】
また、無線チップは、リーダとのデータのやりとりを短時間で行うことが要求されるため、高速読み出し、且つ、誤動作の少ない無線チップを提供することも課題とする。また、メモリのデータ読み出しのための電力を低減することで、メモリの消費電力を削減し、無線チップ全体の低消費電力化を達成することも課題とする。
【課題を解決するための手段】
【００２２】
アンチヒューズ型のＲＯＭとして、材料の異なる一対の電極と、該一対の電極に挟まれるシリコン膜およびゲルマニウム膜の積層で構成する。シリコン膜単層を用いたアンチヒューズ型のＲＯＭに比べて、シリコン膜およびゲルマニウム膜の積層を用いることで書き込み電圧値の低減を図ることができる。
【００２３】
本発明のアンチヒューズ型のＲＯＭにおいて、シリコン膜と接する一方の電極の材料は、シリコンと反応してシリサイドを形成する材料であればよく、チタン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、バナジウム（Ｖ）、パラジウム（Ｐｄ）、ハフニウム（Ｈｆ）、白金（Ｐｔ）、鉄（Ｆｅ）などの単体、或いはこれらの合金、或いは化合物を用いることができる。
【００２４】
ゲルマニウムの融点は、９３７．４℃であり、シリコンの融点である１４１０℃よりも低い。従って、アンチヒューズ型のＲＯＭに対して書き込みを行うため、アンチヒューズ型のＲＯＭの電極間に電圧を印加した場合、シリコン膜と該シリコン膜と接する第１の電極との間で生じるシリサイド形成よりも先に、ゲルマニウム膜がゲルマニウム膜と接する第２の電極と反応すると考えられる。
【００２５】
また、シリサイド形成を生じさせる電流の向きを一方向にするため、第１の電極に含まれる材料の仕事関数は、第２の電極に含まれる材料の仕事関数よりも大きいことが好ましい。また、シリサイド形成を生じさせる電流の向きを一方向にすることで、書き込み電圧のバラツキが低減すると考えられる。
【００２６】
また、第１の電極に含まれる材料の仕事関数は、第２の電極に含まれる材料の仕事関数よりも大きくすることで、ゲルマニウム膜と第２の電極の界面よりもシリコン膜と第１の電極の界面に発熱が生じると考えられる。
【００２７】
また、このアンチヒューズ型のＲＯＭを、駆動回路と同一基板、好ましくは絶縁性を有する基板上に形成することで、上記課題の少なくとも一つを実現することを見いだした。また、本発明は、アンチヒューズ型のＲＯＭと、その駆動回路とを同一基板上に形成することでノイズの低減や、接触抵抗の低減を図り、無線チップ全体の低消費電力化を達成する。さらに好ましくは、絶縁性を有する基板上にアンテナと、アンチヒューズ型のＲＯＭと、駆動回路とを形成する。これらを同一基板上に形成することで無線信号を受信したアンテナからの信号を基に電源信号を形成し、その電源信号をロスすることなく有効に利用することができる。
【００２８】
加えて、アンチヒューズ型のＲＯＭを構成する一対の電極のうち、一方の電極は、駆動回路を構成するトランジスタのゲート電極と同じ工程、且つ、同じ材料で形成することでプロセスの簡略化を図ることができる。本発明は、アンチヒューズ型のＲＯＭと、その駆動回路とを同一基板上に形成することでノイズの低減や、接触抵抗の低減を図り、無線チップ全体の低消費電力化を達成する。また、リーダとのデータのやりとりを短時間で行うことが要求されるため、駆動回路のトランジスタとして結晶構造を有する半導体膜、即ちポリシリコン膜を用いたＴＦＴとすることが好ましい。また、良好な電気特性を有するＴＦＴを得るためには、トランジスタのゲート電極の材料を高融点金属とすることが好ましい。高融点金属のうち、シリコンと反応してシリサイドを形成するタングステン膜は、仕事関数が４．５５（ｅＶ）と比較的大きい材料であるので、ｐチャネル型トランジスタやｎチャネル型トランジスタの両方に対して、しきい値電圧は低く、ほぼ対称となる。即ち、タングステン膜は、ＣＭＯＳ回路を含む駆動回路に適し、且つ、アンチヒューズ型のＲＯＭの一方の電極に適していると言える。
【００２９】
さらに、アンチヒューズ型のＲＯＭを構成する一対の電極のうち、もう一方の電極も駆動回路を構成するトランジスタのソース電極及びドレイン電極と同じ工程、且つ、同じ材料で形成することでプロセスの簡略化を図ることができる。トランジスタのソース電極及びドレイン電極は、層間絶縁膜上に接して形成されるため、層間絶縁膜と密着性の高い材料とすることが好ましい。また、トランジスタのソース電極及びドレイン電極は、比重が５以下の軽金属を用いる。アルミニウムやチタンなどの軽金属は電気抵抗が低いため、集積回路の配線材料として有用である。また、チタン膜を用いると、絶縁膜や他の金属膜との密着性が向上するため好ましい。また、チタン膜は、高融点金属に比べ材料コストが安く、且つ、電気抵抗が低い。即ち、チタン膜は、トランジスタのソース電極及びドレイン電極に適し、且つ、アンチヒューズ型のＲＯＭの一方の電極に適していると言える。なお、チタン薄膜の仕事関数は、３．８（ｅＶ）である。
【００３０】
このように、製造コストをできるだけ低減するために、アンチヒューズ型のＲＯＭの一対の電極である第１の電極と第２の電極の材料を異ならせることは有用である。
【００３１】
加えて、アンチヒューズ型のＲＯＭを構成する一対の電極のうち、もう一方の電極をアンテナと駆動回路とを電気的に接続するための接続電極と同じ工程、且つ、同じ材料で形成することでプロセスの簡略化を図ることができる。アンチヒューズ型のＲＯＭと、その駆動回路と、アンテナを同一基板上に形成することでノイズの低減や、接触抵抗の低減を図り、無線チップ全体の低消費電力化を達成する。
【００３２】
また、アンチヒューズ型のＲＯＭに用いるシリコン膜としては、アモルファスシリコン膜、微結晶シリコン膜、または多結晶シリコン膜（ポリシリコン膜とも呼ぶ）を用いることができる。また、アンチヒューズ型のＲＯＭに用いるシリコン膜に対して意図的に酸素や窒素を含ませてもよい。含ませる量としては、ＳＩＭＳ検出下限以上、好ましくはＳＩＭＳ測定で１×１０１５以上１×１０２０／ｃｍ３未満とする。意図的に酸素や窒素を含ませることで、アンチヒューズ型のＲＯＭの書き込み前後での電気抵抗の差を大きくすることができる。書き込み前後での電気抵抗の差を大きくすることで誤動作の少ない無線チップを提供することができる。
【００３３】
また、アンチヒューズ型のＲＯＭに用いる積層の一であるシリコン膜にゲルマニウムを添加してもよい。ゲルマニウムはシリコンに比べて他の金属元素と反応するエネルギーが低いため、アンチヒューズ型のＲＯＭの書き込み電圧値の低下を図ることができる。
【００３４】
また、アンチヒューズ型のＲＯＭに用いる積層の一であるゲルマニウム膜は、アモルファスゲルマニウム膜、微結晶ゲルマニウム膜、または多結晶ゲルマニウム膜を用いることができる。シリコンを含むゲルマニウム膜を用いてもよい。また、積層の両方をゲルマニウムとシリコンとを含む膜としてもよいが、少なくとも一方の層がゲルマニウムよりもシリコンを多く含む膜とし、もう一方の層がシリコンよりもゲルマニウムを多く含む膜とする。
【００３５】
また、一対の電極間に異なる半導体材料層の積層を設けることで機能分離を行い、一方の半導体材料層への電圧印加で生じる第１の現象と、もう一方の半導体材料層への電圧印加で生じる第２の現象とを別々に発現させて効率よく短絡を生じさせている。一対の電極は異なる導電材料を用いることは、異なる現象の発現を助長できるため好ましいが、必ずしも一対の電極は異なる導電材料を用いることはなく、同じ導電材料でもよい。同じ導電材料を用いた場合、製造コストを低減することができる。
【００３６】
アンチヒューズ型のＲＯＭとして、材料の同じ一対の電極と、該一対の電極に挟まれるシリコン膜およびゲルマニウム膜の積層で構成する。このアンチヒューズ型のＲＯＭを、駆動回路と同一基板、好ましくは絶縁性を有する基板上に形成することで、上記課題の少なくとも一つを実現する。
【００３７】
また、本発明のアンチヒューズ型のＲＯＭは、特許文献１記載のアンチヒューズ型のＲＯＭとは、基板を含めた全体構造が大きく異なっている。特許文献１記載のアンチヒューズ型のＲＯＭは、無線信号を遮断する導体であるシリコン基板を用いており、無線通信には不適である。特許文献１には無線通信に関する記載はないが、仮に特許文献１記載のアンチヒューズ型のＲＯＭにアンテナを形成しようとしても、アンテナが形成された面側からしか電波を送受信できない。加えて、シリコン基板内に発生する誘導電流によって、ノイズが増大し、通信感度が著しく低下してしまう恐れがある。また、特許文献１記載のアンチヒューズ型のＲＯＭに対して、本発明のアンチヒューズ型のＲＯＭは、絶縁性基板を用いている点で大きく異なっており、ガラス基板やプラスチック基板などの絶縁性基板は無線信号を遮断しない基板であるので、アンテナが形成された面以外の様々な方向からの電波を送受信できる。また、本発明のアンチヒューズ型のＲＯＭは、基板内に誘導電流は発生しないため、ノイズが増大せず、良好な通信感度を実現できる。
【００３８】
また、特許文献１には、ゲルマニウムに関する記載はない。加えて、特許文献１には、シリコン膜とゲルマニウム膜とを積層させる構造についても記載はない。
【００３９】
また、特許文献１に記載の技術は、図１３に示すように、ＣＶＤ法でタングステン膜５４とアモルファスシリコン膜５３とタングステン膜５４’とを大気にさらさず連続的に成膜を行っている。従って、従来のｎＭＯＳの工程にアンチヒューズ型のＲＯＭの工程が単純に加えられた工程となるため、トータルの工程数が多い。特許文献１記載の半導体装置に対して、本発明の半導体装置は、駆動回路のＴＦＴのゲートとアンチヒューズ型のＲＯＭの一方の電極を同じ工程で形成しており、工程数を削減している。なお、特許文献１は、タングステン膜５４とアモルファスシリコン膜５３とタングステン膜５４’とを大気にさらさず連続的に成膜を行うことを発明の主たる特徴としているため、本発明の半導体装置の作製工程のようにトランジスタのゲートとアンチヒューズ型のＲＯＭの一方の電極とを同じ工程で形成することは全く想定されておらず、特許文献１は、本発明の半導体装置の作製工程と大きく異なっている。
【００４０】
また、特許文献２は、ゲルマニウムの単体を用いており、シリコン膜とゲルマニウム膜とを積層させる構造について記載はない。ゲルマニウム単体の場合には、メモリ素子の消費電力が高くなってしまうという問題が生じる。また、特許文献３は、ゲルマニウムを含有するアモルファスシリコン膜の単層を用いており、シリコン膜とゲルマニウム膜とを積層させる構造について記載はない。
【００４１】
また、ガラス基板やプラスチック基板などの絶縁性基板上に本発明のアンチヒューズ型のＲＯＭを形成し、絶縁性基板から剥離して、紙片やフィルム片などに転写することもできる。こうして形成された紙片を基体とする無線チップは、シリコンチップを用いた無線チップに比べ、表面に突起がほとんど生じないものとすることができる。従って、紙片を基体とする無線チップに対してさらに印刷を行おうとした場合でも、高精細な印刷が可能である。また、従来の無線チップは、物品の曲面にあわせて基体を曲げた時にシリコンチップと基体のアンテナとを接続する部分が破壊される恐れもあったが、本発明の無線チップは、同一基板上にアンテナとアンチヒューズ型のＲＯＭと駆動回路が形成されているため、フレキシブルな無線チップを実現することができる。
【００４２】
また、本発明の半導体装置の駆動回路とは、アンチヒューズ型のＲＯＭへの書き込み回路、アンチヒューズ型のＲＯＭへの読み出し回路、昇圧回路等の電圧発生回路、クロック発生回路、タイミング制御回路、センスアンプ、出力回路、またはバッファ等の信号処理回路を含む。また、本発明の半導体装置の駆動回路は、電源電圧のリミッタ回路や暗号処理専用ハードウエアといった他の要素を追加した回路を含む構成としてもよい。
【００４３】
また、本発明の半導体装置に搭載するアンチヒューズ型のＲＯＭは、アクティブ型記憶装置としてもよいし、パッシブ型記憶装置としてもよい。どちらの場合でも駆動回路をアンチヒューズ型のＲＯＭと同一基板上に形成することで本発明の課題の少なくとも一つを解決することができる。アクティブ型記憶装置とする場合には、アンチヒューズ型のＲＯＭの１つのメモリセルには１つのメモリ素子及び少なくとも１つのスイッチング素子を設け、それをマトリクス状に配置する。また、パッシブ型（単純マトリクス型）記憶装置とする場合は、ストライプ状（帯状）に並列された複数のビット線と、ストライプ状に並列された複数のワード線とが互いに直交するように設け、その交差部に材料層が挟まれた構造とする。従って、選択された（電圧が印加された）ビット線と選択されたワード線との交点にあたるメモリ素子の書き込み処理が行われる、或いは読み取り処理が行われることになる。
【発明の効果】
【００４４】
無線信号から生成できる電流値及び電圧値の範囲内で駆動できるメモリを搭載した半導体装置を実現し、且つ、チップ単価を下げることができる。また、複数のメモリ間での書き込み電圧のバラツキを低減することができる。
【発明を実施するための最良の形態】
【００４５】
本発明の実施形態及び実施例について、以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
（実施の形態１）
【００４６】
本発明のアンチヒューズ型ＲＯＭの断面模式図を図１（Ａ）に示す。
【００４７】
本発明のアンチヒューズ型ＲＯＭは、図１（Ａ）にその一例を示すように、絶縁表面を有する基板１０上に第１の電極１１を有し、第１の電極１１上にシリコン膜１３とゲルマニウム膜１４と第２の電極１５とを順次積層させて得られる構造である。
【００４８】
第１の電極１１と第２の電極１５との間に電圧を印加することによって、これらの電極を短絡させることによってメモリ素子へデータの書き込みを行う。
【００４９】
第１の電極１１の材料及び第２の電極１５の材料は、タングステン（Ｗ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、バナジウム（Ｖ）、パラジウム（Ｐｄ）、ハフニウム（Ｈｆ）、白金（Ｐｔ）、鉄（Ｆｅ）などの単体、或いはこれらの合金、或いは化合物の導電膜をスパッタ法で形成し、所望の形状に加工すればよい。
【００５０】
なお、図１（Ａ）では一つのメモリ素子の断面を示したが、特に限定されず、記憶させるデータを増やす場合には複数のメモリ素子を設ける。複数のメモリ素子を設ける場合、隣り合うメモリ素子との絶縁を図るため、隔壁となる絶縁物１２を設ける。シリコン膜１３とゲルマニウム膜１４と第２の電極１５とを順次積層され、且つ、絶縁物１２と第１の電極１１とが接触していない領域が、メモリ素子のサイズに相当する。この領域の面積が大きいほど消費電流が増大するため、この領域は小さいほうが好ましい。
【００５１】
また、ガラス基板上にアンチヒューズ型ＲＯＭを形成した後の断面写真図を図１（Ｂ）に示す。撮影したアンチヒューズ型ＲＯＭのシリコン膜にはプラズマＣＶＤ法で成膜した５０ｎｍの膜厚のアモルファスシリコン膜を用いている。アモルファスシリコン膜の成膜条件は、基板温度を２５０℃とし、平行平板の電極間距離（ＴＳ間距離）を２５ｍｍとし、チャンバー内の圧力を６６．６６Ｐａ（０．５Ｔｏｒｒ）とし、チャンバー内にガス導入系からＳｉＨ４ガスを流量２５ｓｃｃｍ、Ｈ２ガスを流量１５０ｓｃｃｍでそれぞれ導入するとともに高周波電源より放電周波数２７．１２ＭＨｚ、投入ＲＦ電力３０Ｗ（ＲＦパワー密度０．５Ｗ／ｃｍ２）の放電を行う。なお、本発明で用いるアモルファスシリコン膜は、上記成膜条件に限定されず、実施者が適宜、材料ガスなどを選択すればよい。
【００５２】
また、ゲルマニウム膜にはプラズマＣＶＤ法で成膜した５０ｎｍの膜厚のアモルファスゲルマニウム膜を用いている。アモルファスゲルマニウム膜の成膜条件は、基板温度を３００℃とし、平行平板の電極間距離（ＴＳ間距離）を２０ｍｍとし、チャンバー内の圧力を６０Ｐａ（０．４５Ｔｏｒｒ）とし、チャンバー内にガス導入系からＡｒで５％に希釈されたＧｅＨ４ガスを流量１００ｓｃｃｍで導入するとともに高周波電源より放電周波数２７．１２ＭＨｚ、投入ＲＦ電力３０Ｗ（ＲＦパワー密度０．５Ｗ／ｃｍ２）の放電を行う。なお、本発明で用いるゲルマニウム膜も、上記成膜条件に限定されず、実施者が適宜、材料ガスなどを選択すればよい。
【００５３】
また、第１の電極としてタングステン膜を用い、第２の電極としてチタン膜を用いている。なお、本発明のアンチヒューズ型ＲＯＭは、シリコン膜と第１の電極とが接する領域全面に渡ってシリサイド形成する必要は特になく、一部に形成されたシリサイドによってシリコン膜と第１の電極とが接する領域の一部が導通状態となればよい。
【００５４】
図１（Ｂ）に示す積層構造を有する複数のメモリ素子にデータの書き込みを行い、その内の任意の２５個のメモリ素子の書き込み電圧と消費電流の測定を行い、それぞれ最大値と最小値と平均値とを表１に示す。
【００５５】
【表１】
【００５６】
また、比較のため、一対の電極間に膜厚５０ｎｍのアモルファスシリコン膜の単層を設けたメモリ素子を作製し、同様に測定を行った結果を表２に示す。
【００５７】
【表２】
【００５８】
この比較のための単層のメモリ素子は、一対の電極間の距離が５０ｎｍである。比較のため、一対の電極間の距離を１００ｎｍとした場合、表２の値の約２倍の値になると考えられる。従って、単層のメモリ素子と積層構造を有するメモリ素子は、一対の電極間の距離を同じとした場合、図１（Ｂ）に示す積層構造を有するメモリ素子は、単層のメモリ素子と比べ、メモリ素子の書き込み時の消費電力を大幅に低減できる。
【００５９】
また、比較のためのメモリ素子（一対の電極間にシリコン膜の単層を有するメモリ素子）の書き込み電圧のバラツキを図２に示す。また、比較のためのメモリ素子（一対の電極間にゲルマニウム膜の単層を有するメモリ素子）の書き込み電圧のバラツキも図２に示す。
【００６０】
加えて、一対の電極間に積層構造を有する４種類のサンプルを作製し、書き込み電圧の測定結果を図２に示す。いずれのサンプルも１つのメモリ素子のサイズが２μｍ×２μｍの大きさのものを用いた。図２には、膜厚１０ｎｍのアモルファスシリコン膜と膜厚４０ｎｍのアモルファスゲルマニウム膜との積層を有するメモリ素子、膜厚２５ｎｍのアモルファスシリコン膜と膜厚２５ｎｍのアモルファスゲルマニウム膜との積層を有するメモリ素子、膜厚４０ｎｍのアモルファスシリコン膜と膜厚１０ｎｍのアモルファスゲルマニウム膜との積層を有するメモリ素子、膜厚５０ｎｍのアモルファスシリコン膜と膜厚５０ｎｍのアモルファスゲルマニウム膜の積層を有するメモリ素子についてそれぞれ書き込み電圧のバラツキを示している。
【００６１】
一対の電極間に積層構造を有するメモリ素子は、一対の電極間に単層構造を有するメモリ素子に比べて、書き込み電圧のバラツキを低減できることが図２から読み取れる。このように、一対の電極に挟まれる層が積層構造であれば、アモルファスシリコン膜とゲルマニウム膜との膜厚は、特に限定されず、ゲルマニウム膜が厚いほうが、書き込み電圧のバラツキを低減することができる。書き込み電圧のバラツキが低減されたメモリ素子は、書き込み回路において書き込み電圧値をある値（少なくとも書き込み電圧値より大きい値）に設定した場合、確実に書き込みが行える優れたメモリ素子と言える。特に、無線信号から電源を形成する無線チップに搭載するメモリ素子に有用である。
【００６２】
また、図２の測定と同じサンプルを用いて、消費電流値を測定し、消費電流値のバラツキを図３に示す。
【００６３】
ゲルマニウム膜の単層を有するメモリ素子は、書き込み電圧値が最も低いが、消費電流値が高く、無線信号から電源を形成する無線チップにこのメモリ素子を搭載するのは不向きと言える。
【００６４】
メモリ素子に電圧を加え、一対の電極を短絡させる書き込みを行う際の消費電力は、書き込み電圧値×消費電流値に相当する。従って、図２及び図３からは、最も消費電力が低減されているサンプルは、アモルファスシリコン膜とゲルマニウム膜との膜厚が、ともに２５ｎｍであるサンプルであることが読み取れる。加えて、このサンプルは、書き込み電圧のバラツキと消費電流のバラツキの両方が他のサンプルに比べて比較的低減されている。
【００６５】
このように、図２及び図３に示したグラフから単層構造のメモリ素子に比べ、積層構造のメモリは消費電力の点で優れていると言える。
（実施の形態２）
【００６６】
本発明の半導体装置の作製工程について図４（Ａ）及び図４（Ｂ）を用いて説明する。図４（Ａ）に示す断面構造は、半導体装置の作製途中の工程図である。
【００６７】
まず、絶縁表面を有する基板１０１上に剥離層１０２、絶縁層１０３を形成する。絶縁表面を有する基板１０１としては、石英基板、ガラス基板などを用いることができる。特に、基板の一辺が１ｍを超える大面積化が可能なガラス基板は大量生産に適している。また、剥離層１０２としては、５０ｎｍ〜２００ｎｍのタングステン膜を用い、絶縁層１０３としては酸化珪素膜を用いる。ただし、剥離層１０２はタングステン膜に限定されず、窒化タングステン膜や、モリブデン膜や、アモルファスシリコン膜などを用いてもよい。また、絶縁層１０３も酸化珪素膜に限定されず、酸化窒化珪素膜や、酸化珪素膜と酸化窒化珪素膜との積層膜を用いることができる。
【００６８】
次いで、絶縁層１０３上に複数の半導体層を形成する。複数の半導体層は、公知の方法によって形成すればよい。ここでは公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）によりアモルファスシリコン膜を形成した後、公知の結晶化処理（レーザ結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）によって結晶化を行った結晶構造を有する半導体膜を用いる。これらの複数の半導体層は、後に形成される薄膜トランジスタの活性層となる。駆動回路の高速駆動を実現するために、薄膜トランジスタの活性層は、結晶構造を有する半導体膜を用いることが好ましい。駆動回路の高速駆動を実現することでメモリの高速読み出しを実現できる。
【００６９】
次いで、複数の半導体層を覆うゲート絶縁膜１０４を形成する。ゲート絶縁膜１０４は、シリコンを含む絶縁膜の単層または積層構造を用いる。ゲート絶縁膜１０４としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１〜２００ｎｍとする。また、ゲート絶縁膜１０４は、１０ｎｍ〜５０ｎｍと薄くしてシリコンを含む絶縁膜の単層または積層構造で形成した後にマイクロ波によるプラズマを用いた表面窒化処理を行って形成してもよい。
【００７０】
次いで、ゲート絶縁膜１０４を介して半導体層と重なる第１のゲート電極１０５及び第２のゲート電極１０６と、アンチヒューズ型のＲＯＭの一方の電極、即ち第１の電極１０７とを同一工程で形成する。第１のゲート電極１０５、第２のゲート電極１０６、及び第１の電極１０７は、チタン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、バナジウム（Ｖ）、パラジウム（Ｐｄ）、ハフニウム（Ｈｆ）、白金（Ｐｔ）、鉄（Ｆｅ）などの単体、或いはこれらの合金、或いは化合物の導電膜をスパッタ法で形成し、所望の形状に加工すればよい。ＴＦＴのゲート電極に適した特性と、アンチヒューズ型のＲＯＭの一方の電極に適した特性との両方を兼ね備えた材料を選択する。本実施の形態ではタングステン膜を用いる。タングステン膜は、シリコンと反応してタングステンシリサイドを形成するため、アンチヒューズ型のＲＯＭの一方の電極に適している。さらに、タングステン膜は、仕事関数が比較的大きい材料であるので、ｐチャネル型トランジスタやｎチャネル型トランジスタの両方に対して、しきい値電圧は低く、ほぼ対称となるため、好ましいゲート電極材料の一つである。
【００７１】
次いで、ｎ型を付与する不純物元素を半導体層に添加するため、ｐチャネル型ＴＦＴとなる領域を覆う第１レジストマスクを形成し、第１レジストマスク及び第１のゲート電極１０５をマスクとしてドーピングする工程を行う。半導体層にｎ型を付与する不純物元素が添加され、ｎ型の不純物領域が自己整合的に形成される。このｎ型の不純物領域が、後にｎチャネル型ＴＦＴのソース領域１０８またはドレイン領域１０９となる。また、第１のゲート電極１０５と重なる半導体層の領域は、チャネル形成領域１１２となる。ドーピングする工程はイオンドープ法、もしくはイオン注入法で行えば良い。半導体層にｎ型を付与する不純物元素として、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。
【００７２】
次いで、第１レジストマスクを除去した後、ｐ型を付与する不純物元素を半導体層に添加するため、ｎチャネル型ＴＦＴとなる領域を覆う第２レジストを形成し、第２レジストマスク及び第２のゲート電極１０６をマスクとしてドーピングする工程を行う。半導体層にｐ型を付与する不純物元素（代表的にはボロン）が添加され、ｐ型の不純物領域が自己整合的に形成される。このｐ型の不純物領域が、後にｐチャネル型ＴＦＴのソース領域１１１またはドレイン領域１１０となる。また、第２のゲート電極１０６と重なる半導体層の領域は、チャネル形成領域１１３となる。
【００７３】
この後、第２レジストマスクを除去する。以上までの工程でそれぞれの半導体層にｎ型またはｐ型の導電型を有する不純物領域が形成される。なお、ここではｎ型を付与する不純物元素の添加を先に行う例を示したが、特にドーピング順序は限定されない。
【００７４】
また、これらのドーピング工程の前にサイドウォールと呼ばれる絶縁物をゲート電極の側壁に形成し、チャネル形成領域に隣接するＬＤＤ領域を形成してもよい。また、マスク数が増えてしまうが、新たなレジストマスクを用いてＬＤＤ領域を形成してもよい。チャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。ＬＤＤ領域を設けることで、ＴＦＴのオフ電流値を低減することができる。
【００７５】
また、必要があればＴＦＴのしきい値を制御するために、微量な不純物元素（ボロンまたはリン）のドーピングを半導体層に対して行ってもよい。
【００７６】
次いで、半導体層に添加された不純物元素の活性化、または半導体層の水素化を公知の技術を用いて行う。不純物元素の活性化や半導体層の水素化は、炉での高温の熱処理や、ランプ光やレーザ光を用いる熱処理であるため、活性化工程や水素化工程の前に形成されている第１のゲート電極１０５、第２のゲート電極１０６、第１の電極１０７は、これらの処理温度に耐える材料を用いる。勿論、ここで第１のゲート電極１０５、第２のゲート電極１０６、及び第１の電極１０７に用いているタングステン膜は高融点金属であり、不純物元素の活性化や半導体層の水素化に十分耐えることのできる材料である。
【００７７】
次いで、第１のゲート電極１０５、第２のゲート電極１０６、及び第１の電極１０７を覆う層間絶縁膜１１４を形成する。層間絶縁膜１１４は、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて無機絶縁膜を形成する。無機絶縁膜としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜の単層または積層を用いる。この層間絶縁膜１１４は、隣り合うメモリ素子間を絶縁する隔壁としても機能する。アンチヒューズ型のＲＯＭに電圧を印加してシリサイド形成を生じさせるため、メモリ素子の周辺は瞬間的に高温となる。従って、層間絶縁膜１１４は、シリサイド形成が生じる温度に耐える無機絶縁材料とすることが好ましい。
【００７８】
また、無機絶縁膜の一層として、塗布法で得られる耐熱性の高いシロキサン樹脂を用いてもよい。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【００７９】
次いで、フォトマスクを用いてレジストからなるマスクを形成し、層間絶縁膜１１４またはゲート絶縁膜１０４を選択的にエッチングして開口を形成する。エッチングはウェットエッチング、或いはドライエッチングを用いてもよく、またそれらを組み合わせて行ってもよい。そして、レジストからなるマスクを除去する。ここで形成する開口は、半導体層に達する開口と、ＴＦＴのゲート電極に達する開口と、第１の電極１０７に達する開口の３種類である。さらに、第１の電極１０７に達する開口は２種類設ける。後にシリコン膜及びゲルマニウム膜を積層形成する第１の開口と、後に第１の電極１０７と電気的に接続する配線を形成する第２の開口である。
【００８０】
このエッチング工程で形成する第１の電極１０７に達する第１の開口のサイズは、開口底面の直径を約１μｍ〜約６μｍとする。ただし、第１の開口の直径が大きいほど消費電流が増大するため、第１の開口は小さいほうが好ましい。なお、開口のサイズを直径で示しているが、特に開口の上面形状は円形に限定されず、楕円、矩形でもよい。
【００８１】
また、工程数を削減するために、エッチング条件を調節して１回のエッチングで半導体層に達する開口と、ＴＦＴのゲート電極に達する開口と、第１の電極１０７に達する第１の開口及び第２の開口を形成することができる。
【００８２】
ここまでの工程では、ＴＦＴの作製工程と同一工程でアンチヒューズ型のＲＯＭの一部を形成しているため、工程数の増加はない。
【００８３】
次いで、第１の電極１０７に達する第１の開口を覆うようにシリコン膜１１５ａとゲルマニウム膜１１５ｂを積層形成する。シリコン膜１１５ａは、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、アモルファスシリコン膜、微結晶シリコン膜、またはポリシリコン膜を用いることができる。また、ゲルマニウム膜１１５ｂは、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、アモルファスゲルマニウム膜、微結晶ゲルマニウム膜を用いることができる。ここでは、プラズマＣＶＤ法で得られたアモルファスシリコン膜及びアモルファスゲルマニウム膜を用いる。
【００８４】
シリコン膜１１５ａとゲルマニウム膜１１５ｂの積層膜厚は、１０ｎｍ〜２００ｎｍの膜厚とする。
【００８５】
また、アンチヒューズ型のＲＯＭに用いるシリコン膜に対して意図的に酸素や窒素を含ませてもよい。また、上述したエッチング工程と、シリコン膜の成膜工程の間は、大気開放されずに連続して行われる工程ではなく、シリコン膜１１５ａと第１の電極１０７との界面には窒素や酸素がシリコン膜１１５ａの他の領域に比べ多く含まれる。アンチヒューズ型のＲＯＭは、少なくともシリコン膜１１５ａと第１の電極１０７は連続的に積層成膜しない。シリコン膜１１５ａに酸素や窒素を含ませることで、アンチヒューズ型のＲＯＭの書き込み前後での電気抵抗の差を大きくすることができる。また、開口形成後に大気に曝した場合には、露呈しているタングステン膜の表面に薄い自然酸化膜が形成されることもある。また、タングステン膜の自然酸化膜が形成されることによっても、自然酸化膜をバッファ層として機能させることができるため、これらの膜はアンチヒューズ型のＲＯＭのメモリ素子として十分に機能させることができる。
【００８６】
このシリコン膜１１５ａ及びゲルマニウム膜１１５ｂのパターニングのためにマスクが一枚必要となり、成膜及びパターニングプロセスの分の工程数が増える。
【００８７】
次いで、フッ酸を含むエッチャントで半導体層表面の酸化膜を除去すると同時に露呈している半導体層の表面を洗浄する。なお、この洗浄工程でシリコン膜１１５ａ及びゲルマニウム膜１１５ｂがエッチングされて消失しないように注意が必要である。
【００８８】
次いで、スパッタ法により金属膜を積層した後、フォトマスクを用いてレジストからなるマスクを形成し、選択的に金属積層膜をエッチングして、駆動回路部１４０にＴＦＴのソース電極１１６、１１８、及びドレイン電極１１７を形成し、メモリ部１３０にアンチヒューズ型のＲＯＭの第２の電極１２０、及び第３の電極１１９を形成し、アンテナ部１５０に接続電極１２１を形成する。接続電極１２１は、後に形成されるアンテナと電源形成回路とを電気的に接続させる電極である。
【００８９】
また、第３の電極１１９は、第１の電極１０７と電気的に接続させて配線を引き回すことで消費電力の低減を図っている。アクティブ型のメモリとする場合には、第３の電極１１９は、スイッチング素子と第１の電極１０７を電気的に接続させる。また、パッシブ型のメモリとする場合には、第１の電極１０７をストライプ状（帯状）に並列させ、第１の電極と直交するように第２の電極１２０をストライプ状に並列させればよい。パッシブ型のメモリとする場合には、第３の電極１１９は、端部に設けられ、引出電極とする。
【００９０】
なお、ここでの金属積層膜は、膜厚５０〜２００ｎｍのチタン膜と、膜厚１００ｎｍ〜４００ｎｍの純アルミニウム膜と、膜厚５０〜２００ｎｍのチタン膜との３層積層とする。少なくとも金属積層膜のゲルマニウム膜１１５ｂと接する層は、ゲルマニウムと反応する導電材料またはゲルマニウムが材料中に拡散する導電材料を用いる。
【００９１】
また、この金属積層膜は、チタン膜を用いているため、他の導電材料との接触抵抗も低く、さらに純アルミニウム膜を用いており配線抵抗値が低いため、駆動回路部の引き回し配線や、メモリ部の引き回し配線や、アンテナ部の接続部分に用いることは有用である。
【００９２】
こうして、図４（Ａ）に示すように、絶縁表面を有する基板１０１上に剥離層１０２、絶縁層１０３を介してメモリ部１３０にはアンチヒューズ型ＲＯＭ、駆動回路部１４０にはｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを含むＣＭＯＳ回路が設けられる。また、アンチヒューズ型ＲＯＭの第２の電極１２０は、ＴＦＴのソース電極１１６、１１８、及びドレイン電極１１７と同一工程で形成することで工程数を削減している。加えて、アンテナ部の接続電極１２１もソース電極１１６、１１８、及びドレイン電極１１７と同一工程で形成することで、アンテナと電源形成回路との接続部での接触抵抗や、ノイズの低減を図ることができる。
【００９３】
そして、ソース電極１１６、１１８、ドレイン電極１１７、第２の電極１２０、第３の電極１１９、及び接続電極１２１を覆う絶縁膜１２２を形成する。この絶縁膜１２２は、無機絶縁膜でもよいし、無機絶縁膜と有機絶縁膜の積層でもよい。
【００９４】
次いで、レジストマスクを形成し、絶縁膜１２２を選択的にエッチングして第３の電極１１９に達する開口と、接続電極１２１に達する開口を形成する。なお、後に形成されるアンテナと電気的な接続を確実に行うため、接続電極１２１に達する開口は比較的大きいサイズ、または複数とする。
【００９５】
そして、レジストマスクを除去して、アンテナの密着性を向上させるための金属層１２４と、第４の電極１２３を形成する。金属層１２４及び第４の電極１２３は、同一工程で形成し、チタン膜、銅膜、アルミニウム膜などを用いる。金属層１２４及び第４の電極１２３は、スパッタ法またはインクジェット法で形成する。スパッタ法を用いる場合は、金属膜を形成した後、レジストマスクを形成して、選択的なエッチングを行い、レジストマスクを除去する。
【００９６】
次いで、スパッタ法または印刷法でアンテナ１２５を形成する。スクリーン印刷法やインクジェット法でアンテナ１２５を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷した後、電気抵抗値を低減するための焼成を行う。
【００９７】
導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコン樹脂等の有機樹脂が挙げられる。また、導電膜の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性ペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０〜３００℃の温度範囲で焼成することにより硬化させて導電膜を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。
【００９８】
また、スクリーン印刷法でアンテナ１２５を形成する場合、絶縁膜１２２との密着性が低い場合に、下地膜として金属層１２４を設けることは有効である。同一基板上にアンチヒューズ型のＲＯＭと駆動回路とアンテナを形成することによって実装する工程を削減することができる。ここでいう実装とは、アンテナが設けられた基体と、駆動回路とを半田や、熱圧着、ワイヤボンディング接続、バンプ接続などで電気的な接続を行う作業を言う。例えば、基体に設けられたアンテナにシリコンチップを取り付ける際に実装が行われる。
【００９９】
アンテナ１２５の形状は、特に限定されない。アンテナに適用する信号の伝送方式は、電磁結合方式、電磁誘導方式又はマイクロ波方式等を用いることができる。伝送方式は、実施者が適宜使用用途を考慮して選択すればよく、伝送方式に伴って最適な長さや形状のアンテナを設ければよい。
【０１００】
例えば、伝送方式として、電磁結合方式又は電磁誘導方式（例えば、１３．５６ＭＨｚ帯）を適用する場合には、電界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電膜を輪状（例えば、ループアンテナ）又はらせん状（例えば、スパイラルアンテナ）に形成する。
【０１０１】
また、伝送方式としてマイクロ波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電波の波長を考慮してアンテナとして機能する導電膜の長さや形状を適宜設定すればよく、アンテナとして機能する導電膜を例えば、線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）等に形成することができる。また、アンテナとして機能する導電膜の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
【０１０２】
アンテナの形状の一例を図５（Ａ）、図５（Ｂ）、図５（Ｃ）、図５（Ｄ）、および図５（Ｅ）に示す。例えば、図５（Ａ）に示すようにメモリ部及び駆動回路３０２Ａの周りに一面のアンテナ３０３Ａを配した構造を取っても良い。また、図５（Ｂ）に示すようにメモリ部及び駆動回路３０２Ｂの周りに細いアンテナ３０３Ｂをメモリ部及び駆動回路３０２Ｂの周囲を回るように配した構造をとってもよい。また、図５（Ｃ）に示すようにメモリ部及び駆動回路３０２Ｃに対して、高周波数の電磁波を受信するためのアンテナ３０３Ｃのような形状をとってもよい。また、図５（Ｄ）に示すようにメモリ部及び駆動回路３０２Ｄに対して１８０度無指向性（どの方向からでも同じく受信可能）なアンテナ３０３Ｄのような形状をとってもよい。また、図５（Ｅ）に示すように、メモリ部及び駆動回路３０２Ｅに対して、棒状に長く伸ばしたアンテナ３０３Ｅのような形状をとってもよい。アンテナ１２５はこれらの形状のアンテナを組み合わせて用いることができる。
【０１０３】
また、アンテナに必要な長さは受信に用いる周波数によって適正な長さが異なる。一般には波長の整数分の１の長さにし、例えば周波数が２．４５ＧＨｚの場合は約６０ｍｍ（１／２波長）、又は約３０ｍｍ（１／４波長）とすれば良い。
【０１０４】
次いで、剥離層１０２の界面または層内で剥離を行い、ＴＦＴやメモリ素子などが形成された素子層を第１のシート１００ａと第２のシート１００ｂとで封止する。剥離法は特に限定されず、公知の剥離法、例えば、剥離層のタングステン膜の表面酸化膜を利用する剥離方法（特開２００４−２１４２８１号記載の技術）や、剥離層をエッチングする剥離方法や、レーザアブレーションを用いる剥離方法を用いればよい。また、封止は、エポキシ樹脂などの接着層を用いて接着してもよい。また、剥離工程とアンテナ形成工程は順序を変えてもよく、剥離を行った後、スクリーン印刷法を用いてアンテナ形成を行ってもよい。
【０１０５】
第１のシート１００ａと第２のシート１００ｂは、プラスチックフィルムまたは紙を用いる。また、第１のシート１００ａと第２のシート１００ｂは、耐圧を向上させるために、薄いセラミックを用いてもよいし、炭素繊維やガラス繊維の織物に樹脂をしみこませたシート、所謂、プリプレグを用いてもよい。第１のシート１００ａと第２のシート１００ｂの材料としてフレキシブルな材料を用いれば、物品の曲面に貼り付けるのに適した無線チップを提供することができる。
【０１０６】
以上の工程で、同一基板上にアンチヒューズ型のＲＯＭと駆動回路を形成する。さらに、同一基板上にアンチヒューズ型のＲＯＭと駆動回路とアンテナを少ない工程数で形成することができる。
【０１０７】
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【実施例１】
【０１０８】
本実施例では、アクティブマトリクス型のアンチヒューズ型のＲＯＭを有する無線チップの作製方法について、図６（Ａ）〜図６（Ｄ）及び図７（Ａ）〜図７（Ｃ）を用いて以下に説明する。
【０１０９】
まず、基板５０１上に剥離層となる金属層５０２を形成する。基板５０１としてはガラス基板を用いる。また、金属層５０２としては、スパッタ法により得られる３０ｎｍ〜２００ｎｍのタングステン膜、窒化タングステン膜、またはモリブデン膜を用いる。
【０１１０】
次いで、金属層５０２の表面を酸化させて酸化金属層（図示しない）を形成する。酸化金属層の形成方法は、純水やオゾン水を用いて表面を酸化して形成してもよいし、酸素プラズマで酸化して形成してもよい。また、酸素を含む雰囲気で加熱を行って酸化金属層を形成してもよい。また、後の絶縁膜の形成工程で形成してもよい。この場合、絶縁膜として酸化珪素膜や酸化窒化珪素膜をプラズマＣＶＤ法で形成する際に、金属層５０２表面が酸化されて酸化金属層が形成される。
【０１１１】
次いで、酸化金属層上に第１絶縁膜５０３を形成する。第１絶縁膜５０３としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜（ＳｉＯｘＮｙ）等の絶縁膜を用いる。代表的な一例は第１絶縁膜５０３として２層構造から成り、ＰＣＶＤ法によりＳｉＨ４、ＮＨ３、及びＮ２Ｏを反応ガスとして成膜される窒化酸化珪素膜を５０〜１００ｎｍ、ＳｉＨ４、及びＮ２Ｏを反応ガスとして成膜される酸化窒化珪素膜を１００〜１５０ｎｍの厚さに積層形成する構造が採用される。また、第１絶縁膜５０３の一層として膜厚１０ｎｍ以下の窒化珪素膜（ＳｉＮ膜）、或いは酸化窒化珪素膜（ＳｉＮｘＯｙ膜（Ｘ＞Ｙ））を用いることが好ましい。また、窒化酸化珪素膜と、酸化窒化珪素膜と、窒化珪素膜とを順次積層した３層構造を用いてもよい。ここでは下地絶縁膜として第１絶縁膜５０３を形成した例を示したが、特に必要でなければ設ける必要はない。
【０１１２】
次いで、第１絶縁膜５０３上に半導体層を形成する。半導体層は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザ結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を第１のフォトマスクを用いてレジストマスクを形成した後、所望の形状にパターニングして、半導体層を形成する。なお、プラズマＣＶＤ法を用いれば、第１絶縁膜と、非晶質構造を有する半導体膜とを大気に触れることなく連続的に積層することができる。この半導体膜の厚さは２５〜８０ｎｍ（好ましくは３０〜７０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【０１１３】
また、非晶質構造を有する半導体膜の結晶化処理として連続発振のレーザを用いてもよく、非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を適用すればよい。連続発振のレーザを用いる場合には、出力１０Ｗの連続発振のＹＶＯ４レーザから射出されたレーザ光を非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ４結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、１０〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射すればよい。
【０１１４】
次いで、レジストマスクを除去する。次いで、必要があればＴＦＴのしきい値を制御するために、微量な不純物元素（ボロンまたはリン）のドーピングを半導体層に対して行う。ここでは、ジボラン（Ｂ２Ｈ６）を質量分離しないでプラズマ励起したイオンドープ法を用いる。
【０１１５】
次いで、フッ酸を含むエッチャントで半導体層表面の酸化膜を除去すると同時に半導体層の表面を洗浄する。
【０１１６】
そして、半導体層を覆う第２絶縁膜を形成する。第２絶縁膜はプラズマＣＶＤ法またはスパッタ法を用い、厚さを１〜２００ｎｍとする。好ましくは１０ｎｍ〜５０ｎｍと薄くしてシリコンを含む絶縁膜の単層または積層構造で形成した後にマイクロ波によるプラズマを用いた表面窒化処理を行う。第２絶縁膜は、後に形成されるＴＦＴのゲート絶縁膜として機能する。
【０１１７】
次いで、第２絶縁膜上にゲート電極５０４〜５０８、及びアンチヒューズ型のＲＯＭの下部電極となる第１の電極５０９を形成する。スパッタ法を行って得られた膜厚１００ｎｍ〜５００ｎｍの導電膜を第２のフォトマスクを用いてレジストマスクを形成した後、所望の形状にパターニングして、ゲート電極５０４〜５０８、及び第１の電極５０９を形成する。
【０１１８】
ゲート電極５０４〜５０８、及び第１の電極５０９の材料としては、シリコンと反応してシリサイド形成する材料であればよく、チタン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、バナジウム（Ｖ）、パラジウム（Ｐｄ）、ハフニウム（Ｈｆ）、白金（Ｐｔ）、鉄（Ｆｅ）から選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成してもよい。ただし、ＴＦＴのゲート電極としては高融点金属が好ましく、タングステンまたはモリブデンを用いる。ゲート電極５０４〜５０８、及び第１の電極５０９を積層とする場合には、上層となる材料層が上述した材料であれば、下層となる材料層は、リン等の不純物元素をドーピングした多結晶シリコン層としてもよい。
【０１１９】
次いで、ｐチャネル型ＴＦＴとする領域の半導体層を覆うように第３のフォトマスクを用いてレジストマスクを形成し、ｎチャネル型ＴＦＴとする領域の半導体層にゲート電極５０５、５０７をマスクとして不純物元素を導入することにより低濃度不純物領域を形成する。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いることができる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ここでは、ｎチャネル型ＴＦＴとする領域の半導体層にリン（Ｐ）を１×１０１５〜１×１０１９／ｃｍ３の濃度で含まれるように導入することによりｎ型を示す不純物領域を形成する。
【０１２０】
次いで、レジストマスクを除去して、ｎチャネル型ＴＦＴとする領域の半導体層を覆うように第４のフォトマスクを用いてレジストマスクを形成し、ｐチャネル型ＴＦＴとする領域の半導体層にゲート電極５０４、５０６、５０８をマスクとして不純物元素を導入することによりｐ型を示す不純物領域を形成する。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、ｐチャネル型ＴＦＴとする領域の半導体層にボロン（Ｂ）を１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように導入することによって、ｐ型を示す不純物領域を形成することができる。その結果、ｐチャネル型ＴＦＴとする領域の半導体層に、ソース領域又はドレイン領域５１４、５１５、及びチャネル形成領域５１６が形成される。
【０１２１】
次いで、ゲート電極５０４〜５０８、及び第１の電極５０９の両側面にサイドウォール５１０、５１１を形成する。サイドウォール５１０の作製方法としては、まず、第２絶縁膜、ゲート電極５０４〜５０８、及び第１の電極５０９を覆うように、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む膜や、有機樹脂等の有機材料を含む膜を単層又は積層して第３絶縁膜を形成する。次に、第３絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングすることによって、ゲート電極５０４〜５０８、及び第１の電極５０９の側面に接する絶縁膜（サイドウォール５１０）を形成する。なお、サイドウォール５１０の形成と同時に、第２絶縁膜の一部をエッチングして除去する。第２絶縁膜の一部が除去されることによって、残存するゲート絶縁層５１２は、ゲート電極５０４〜５０８及びサイドウォール５１０の下方に形成される。また、第２絶縁膜の一部が除去されることによって、残存する絶縁層５１３は、第１の電極５０９の下方及びサイドウォール５１１の下方に形成される。
【０１２２】
次いで、ｐチャネル型ＴＦＴとする領域の半導体層を覆うように第５のフォトマスクを用いてレジストマスクを形成し、ｎチャネル型ＴＦＴとする領域の半導体層にゲート電極５０５、５０７及びサイドウォール５１０をマスクとして不純物元素を導入することにより高濃度不純物領域を形成する。不純物元素の導入後にレジストマスクは除去する。ここでは、ｎチャネル型ＴＦＴとする領域の半導体層にリン（Ｐ）を１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように導入することによって、ｎ型を示す高濃度不純物領域を形成することができる。その結果、ｎチャネル型ＴＦＴとする領域の半導体層に、ソース領域又はドレイン領域５１７、５１８、ＬＤＤ領域５１９、５２０、チャネル形成領域５２１が形成される。サイドウォール５１０の下方にＬＤＤ領域５１９、５２０が形成される。
【０１２３】
ｎチャネル型ＴＦＴに含まれる半導体層にＬＤＤ領域を形成し、ｐチャネル型ＴＦＴに含まれる半導体層にＬＤＤ領域を設けない構造を示したが、もちろんこれに限られず、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴの両方の半導体層にＬＤＤ領域を形成してもよい。
【０１２４】
次いで、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、水素を含む第４絶縁膜５２２を成膜した後、半導体層に添加された不純物元素の活性化処理および水素化処理を行う。不純物元素の活性化処理および水素化処理は、炉での熱処理（３００〜５５０℃で１〜１２時間の熱処理）または、ランプ光源を用いたラピッドサーマルアニール法（ＲＴＡ法）を用いる。水素を含む第４絶縁膜５２２は、ＰＣＶＤ法により得られる窒化酸化珪素膜（ＳｉＮＯ膜）を用いる。ここでは、水素を含む第４絶縁膜５２２の膜厚は、５０ｎｍ〜２００ｎｍとする。加えて、結晶化を助長する金属元素、代表的にはニッケルを用いて半導体膜を結晶化させている場合、活性化と同時にチャネル形成領域におけるニッケルの低減を行うゲッタリングをも行うことができる。なお、水素を含む第４絶縁膜５２２は、層間絶縁膜の１層目である。
【０１２５】
次いで、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて層間絶縁膜の２層目となる第５絶縁膜５２３を形成する。第５絶縁膜５２３としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜の単層または積層を用いる。ここでは第５絶縁膜５２３の膜厚は３００ｎｍ〜８００ｎｍとする。
【０１２６】
次いで、第５絶縁膜５２３上に第６のフォトマスクを用いてレジストマスクを形成し、選択的に第４絶縁膜５２２及び第５絶縁膜５２３をエッチングして第１の電極５０９に達する第１の開口を形成する。そして、エッチング後にレジストマスクを除去する。第１の開口の直径は、約１μｍ〜約６μｍとすればよく、本実施例では、第１の開口の直径を２μｍとする。
【０１２７】
ここまでの工程を経た半導体装置の断面図が図６（Ａ）に相当する。
【０１２８】
次いで、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いてシリコン膜とゲルマニウム膜を積層形成する。シリコン膜は、アモルファスシリコン膜、微結晶シリコン膜、またはポリシリコン膜のいずれか一を用い、ゲルマニウム膜は、アモルファスゲルマニウム膜、または微結晶ゲルマニウム膜を用い、１０ｎｍ〜２００ｎｍの合計膜厚とする。本実施例では、プラズマＣＶＤ法を用いて５０ｎｍの膜厚を有するアモルファスシリコン膜と、５０ｎｍの膜厚を有するアモルファスゲルマニウム膜と、を積層成膜する。次いで、アモルファスゲルマニウム膜上に第７のフォトマスクを用いてレジストマスクを形成し、選択的にアモルファスシリコン膜及びアモルファスゲルマニウム膜をエッチングして、第１の開口と重なるシリコン層５２４ａ、及びアモルファスゲルマニウム層５２４ｂを形成する。そして、エッチング後にレジストマスクを除去する。
【０１２９】
ここまでの工程を経た半導体装置の断面図が図６（Ｂ）に相当する。
【０１３０】
次いで、第８のフォトマスクを用いてレジストマスクを形成し、選択的に第４絶縁膜５２２及び第５絶縁膜５２３をエッチングして、半導体層に達する開口、ゲート電極に達する開口、第１の電極５０９に達する第２の開口をそれぞれ形成する。そして、エッチング後にレジストマスクを除去する。
【０１３１】
ここまでの工程を経た半導体装置の断面図が図６（Ｃ）に相当する。
【０１３２】
次いで、フッ酸を含むエッチャントで露呈している半導体層表面及び露呈している第１の電極５０９の表面の酸化膜を除去すると同時に露呈している半導体層の表面及び露呈している第１の電極５０９の表面を洗浄する。
【０１３３】
次いで、メモリ素子の上部電極やＴＦＴのソース電極及びドレイン電極などを形成するため、スパッタ法を用いて導電膜を形成する。この導電膜は、チタン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、バナジウム（Ｖ）、パラジウム（Ｐｄ）、ハフニウム（Ｈｆ）、白金（Ｐｔ）、鉄（Ｆｅ）、アルミニウム（Ａｌ）、銅（Ｃｕ）から選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成する。ただし、導電膜を積層する場合は、メモリ素子の上部電極に用いるため、少なくともゲルマニウム層５２４ｂと接する一層は、ゲルマニウムと反応する材料を用いる。また、この導電膜は、ＴＦＴのソース電極及びドレイン電極にも用いるため、ＴＦＴの活性層となる半導体層との接触抵抗値が比較的低い材料を用いることが好ましい。例えば、チタン膜と、シリコンを微量に含むアルミニウム膜と、チタン膜との３層構造、或いはチタン膜と、ニッケル及び炭素を含むアルミニウム合金膜と、チタン膜との３層構造を用いる。本実施例では、膜厚１００ｎｍのチタン膜と、膜厚３５０ｎｍの純アルミニウム膜と、膜厚１００ｎｍのチタン膜との３層積層とする。また、本実施例では、メモリ素子の下部電極の材料としてタングステン膜を用い、上部電極の材料としてチタン膜を用いた例を示したが、ゲルマニウムと反応する材料であれば特に限定されず、メモリ素子の下部電極及び上部電極に同じ材料を用いてもよい。メモリ素子の下部電極及び上部電極に同じ材料を用いる場合、チタン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、バナジウム（Ｖ）、パラジウム（Ｐｄ）、ハフニウム（Ｈｆ）、白金（Ｐｔ）、鉄（Ｆｅ）から選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成する。
【０１３４】
次いで、第９のフォトマスクを用いてレジストマスクを形成し、選択的に導電膜をエッチングして、ソース電極またはドレイン電極５２５〜５３４、ゲート引出配線５３５〜５３９、アンチヒューズ型のＲＯＭの第２の電極５４０及び第３の電極５４１、アンテナ部の第４の電極５４２を形成する。第２の電極５４０は第１の開口と重なりメモリ素子の上部電極となる。また、第３の電極５４１は、第２の開口と重なり、第１の電極５０９と電気的に接続する。なお、ここでは図示しないが、第４の電極５４２は、アンテナ部及び電源部６０３のＴＦＴと電気的に接続している。そして、エッチング後にレジストマスクを除去する。
【０１３５】
ここまでの工程を経た半導体装置の断面図が図６（Ｄ）に相当する。本実施例では９枚のフォトマスクを用いて、同一基板上にロジック回路部６０１のＴＦＴと、メモリ部６０２のＴＦＴ及びアンチヒューズ型のＲＯＭ６００と、アンテナ部及び電源部６０３のＴＦＴと形成することができる。
【０１３６】
次いで、ロジック回路部６０１のＴＦＴと、メモリ部６０２のＴＦＴ及びアンチヒューズ型のＲＯＭ６００と、アンテナ部及び電源部６０３のＴＦＴを覆う第６絶縁膜５４３を形成する。第６絶縁膜５４３は、酸化珪素を含む絶縁膜または有機樹脂膜を用いる。無線チップの信頼性を向上させる上では酸化珪素を含む絶縁膜を用いることが好ましい。また、後に形成するアンテナをスクリーン印刷法で形成する場合には平坦面を有していることが望ましいため、塗布法を用いる有機樹脂膜を用いることが好ましい。第６絶縁膜５４３は、実施者が適宜、選択すればよい。また、本実施例では後に形成するアンテナがアンテナ部及び電源部６０３の駆動回路と重なる例を示しているため、第６絶縁膜５４３は、アンテナと駆動回路との絶縁を図る層間絶縁膜として機能している。輪状（例えば、ループアンテナ）又はらせん状のアンテナとする場合には、アンテナの両端のうち一方を下層の配線で引き回すため、第６絶縁膜５４３を設けることが好ましい。ただし、マイクロ波方式を適用し、線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）等のアンテナとする場合には、後に形成するアンテナが駆動回路及びメモリ部と重ならないように配置できるため、第６絶縁膜５４３は特に設けなくともよい。
【０１３７】
次いで、第１０のフォトマスクを用いてレジストマスクを形成し、選択的に第６絶縁膜５４３をエッチングして、第３の電極５４１に達する第３の開口と、第４の電極５４２に達する第４の開口を形成する。そして、エッチング後にレジストマスクを除去する。
【０１３８】
ここまでの工程を経た半導体装置の断面図が図７（Ａ）に相当する。
【０１３９】
次いで、第６絶縁膜５４３上に金属膜を形成する。金属膜としては、Ｔｉ、Ｎｉ、Ａｕから選ばれる単層またはそれらの積層を用いる。次いで、第１１のフォトマスクを用いてレジストマスクを形成し、選択的に金属膜をエッチングして、第１の電極５０９の引出配線部６０４に引出配線５４４と、アンテナの下地膜５４５を形成する。なお、ここでの引出配線５４４及び下地膜５４５は、レジストマスクを用いることなく、メタルマスクを用いたスパッタ法で選択的に形成することもできる。アンテナの下地膜５４５を設けることで、アンテナとの接触面積を広く確保することができる。また、回路設計のレイアウトによっては、特に引出配線５４４を形成しなくともよい。
【０１４０】
ここまでの工程を経た半導体装置の断面図が図７（Ｂ）に相当する。
【０１４１】
次いで、下地膜５４５上にアンテナ５４６を形成する。アンテナ５４６はスパッタ法を用いてアルミニウム（Ａｌ）または銀（Ａｇ）など金属膜を形成した後、フォトマスクを用いてパターニングする方法、或いはスクリーン印刷法を用いることができる。フォトマスク数を削減することを優先するのであれば、スクリーン印刷法を用いてアンテナを形成すればよい。スクリーン印刷法とは、金属あるいは高分子化合物繊維のメッシュによりなるベースに所定のパターンが感光性樹脂にて形成されたスクリーン版上にのせたインキもしくはペーストをスキージと呼ばれるゴム、プラスチック、或いは金属のブレードを用いてスクリーン版の反対側に置かれたワークに転写する方法である。スクリーン印刷法は、比較的大面積でのパターン形成が低コストで実現することができるメリットを有している。
【０１４２】
ここまでの工程を経た半導体装置の断面図が図７（Ｃ）に相当する。本実施例では１１枚のフォトマスクを用いて、同一基板上にロジック回路部６０１のＴＦＴと、メモリ部６０２のＴＦＴ及びアンチヒューズ型のＲＯＭ６００と、アンテナ部及び電源部６０３のＴＦＴ及びアンテナとを形成することができる。
【０１４３】
また、引出配線５４４及び下地膜５４５をメタルマスクを用いたスパッタ法で選択的に形成する場合には、１０枚のフォトマスクを用いて図７（Ｃ）の無線チップを形成することができる。また、マイクロ波方式を適用し、線状、平坦な形状等のアンテナとする場合には、第６絶縁膜５４３及びアンテナの下地膜５４５の形成を省略できるため、９枚のフォトマスクを用いて無線チップを形成することができる。さらに、フォトマスク数を削減するために、駆動回路をｐチャネル型ＴＦＴのみを用いて回路設計して作製すれば、２枚のフォトマスクを削除でき、合計７枚のマスクで無線チップを形成することができる。
【０１４４】
また、本実施例では、フォトマスクを用いてレジストマスクを形成した例を示したが、特にパターニング技術は限定されず、フォトマスクを用いることなくレジスト材料を液滴吐出法で選択的に形成してレジストマスクを形成してもよい。
【０１４５】
次いで、剥離を行って金属層５０２及び基板５０１を除去する。金属酸化膜内、第１絶縁膜５０３と金属酸化膜の界面又は金属酸化膜と金属層５０２との界面で剥離が生じ、比較的小さな力で無線チップを基板５０１から引き剥がすことができる。金属層５０２及び基板５０１を除去する際にアンテナを設ける側に接着する固定基板を用いてもよい。
【０１４６】
次いで、無数の無線チップが形成された１枚のシートをカッター、ダイジング等により分割して個々の無線チップに切り分ける。また、剥離の際に、無線チップを一つ一つピックアップして剥離する方法を用いれば、この分断の工程は特に不要である。
【０１４７】
次いで、無線チップをシート状の基体に固定する。シート状の基体としては、プラスチック、紙、プリプレグ、セラミックシートなどを用いることができる。２枚のシート状の基体に無線チップを挟むように固定してもよいし、１枚のシート状の基体に接着層で固定してもよい。接着層としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。また、紙の形成途中に無線チップを配置して、１枚の紙の内部に無線チップを設けることもできる。
【０１４８】
以上の工程を経た無線チップは、無線チップ製造後にデータの書き込みをいつでも行える追記型のメモリを実現できる。例えば、フレキシブルなシート状の基体に固定した無線チップを曲面を有する物品に貼り付けた後、その無線チップに含まれるアンチヒューズ型ＲＯＭに対してデータの書き込みを行うことができる。
【０１４９】
本実施例は、実施の形態と自由に組み合わせることができる。
【実施例２】
【０１５０】
本実施例は、実施例１とプロセスが一部異なる例を図８（Ａ）〜図８（Ｄ）及び図９（Ａ）〜図９（Ｃ）に示す。なお、実施例１と共通の部分には同じ符号を用い、ここでは簡略化のため、同じ説明は省略する。
【０１５１】
まず、実施例１に従って、図６（Ａ）と同じ断面構造を得る。なお、図８（Ａ）は図６（Ａ）と同一である。
【０１５２】
次いで、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いてシリコン膜及びゲルマニウム膜を形成し、その上にスパッタ法またはプラズマＣＶＤ法で金属膜を積層する。シリコン膜は、アモルファスシリコン膜、微結晶シリコン膜、またはポリシリコン膜のいずれか一を用い、１０ｎｍ〜２００ｎｍの膜厚とする。金属膜は、チタン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、バナジウム（Ｖ）、パラジウム（Ｐｄ）、ハフニウム（Ｈｆ）、白金（Ｐｔ）、鉄（Ｆｅ）などの単体、或いはこれらの合金、或いは化合物を用い、１０ｎｍ〜１００ｎｍの膜厚とする。ただし、金属膜は、メモリ素子の下部電極となる第１の電極５０９で用いる材料とは異なる材料を用いる。本実施例では、スパッタ法を用いて積層の合計が５０ｎｍの膜厚を有するアモルファスシリコン膜とアモルファスゲルマニウム膜の積層と１００ｎｍの窒化チタン膜を大気に触れることなく連続的に積層成膜する。即ち、本実施例では、メモリ部において、シリコン層と第１の電極は連続的に積層成膜が行われないが、シリコン層とゲルマニウム層と第２の電極は連続的に積層成膜を行う。また、金属膜は積層でもよく、例えばチタン膜と窒化チタン膜の積層とする。実施例１では、ゲルマニウム層５２４ｂを露呈する工程を示したが、本実施例では、連続して金属膜を形成することによってゲルマニウム層５２４ｂを保護している。特にシリコン層５２４ａとゲルマニウム層５２４ｂとの合計膜厚を５０ｎｍ以下とする場合、後に行われるフッ酸などの洗浄によるシリコン層５２４ａ及びゲルマニウム層５２４ｂの薄膜化を防ぐことができる。
【０１５３】
次いで、金属膜上に第７のフォトマスクを用いてレジストマスクを形成し、選択的に金属膜、ゲルマニウム膜、及びアモルファスシリコン膜をエッチングして、第１の開口と重なるシリコン層５２４ａ、ゲルマニウム層５２４ｂ、及び第２の電極７０１を形成する。そして、エッチング後にレジストマスクを除去する。
【０１５４】
ここまでの工程を経た半導体装置の断面図が図８（Ｂ）に相当する。
【０１５５】
次いで、第８のフォトマスクを用いてレジストマスクを形成し、選択的に第４絶縁膜５２２及び第５絶縁膜５２３をエッチングして、半導体層に達する開口、ゲート電極に達する開口、第１の電極５０９に達する第２の開口をそれぞれ形成する。そして、エッチング後にレジストマスクを除去する。
【０１５６】
ここまでの工程を経た半導体装置の断面図が図８（Ｃ）に相当する。
【０１５７】
次いで、フッ酸を含むエッチャントで露呈している半導体層表面及び露呈している第１の電極５０９の表面の酸化膜を除去すると同時に露呈している半導体層の表面及び露呈している第１の電極５０９の表面を洗浄する。なお、ゲルマニウム層５２４ｂ上面は第２の電極７０１で覆われており、ここでの洗浄工程での薄膜化を防いでいる。本実施例では第２の電極７０１は窒化チタン膜であり、フッ酸に対するエッチング耐性を有している。
【０１５８】
次いで、スパッタ法を用いて導電膜を形成する。この導電膜は、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）から選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成する。本実施例では、膜厚１００ｎｍのチタン膜と、膜厚３５０ｎｍのシリコンを微量に含むアルミニウム膜と、膜厚１００ｎｍのチタン膜との３層積層とする。
【０１５９】
次いで、第９のフォトマスクを用いてレジストマスクを形成し、選択的に導電膜をエッチングして、ソース電極またはドレイン電極５２５〜５３４、ゲート引出配線５３５〜５３９、アンチヒューズ型のＲＯＭの第３の電極５４１及び第５の電極７０２、アンテナ部の第４の電極５４２を形成する。第５の電極７０２は第２の電極７０１と重なり、配線の電気抵抗を低減する。また、第３の電極５４１は、第２の開口と重なり、第１の電極５０９と電気的に接続する。なお、ここでは図示しないが、第４の電極５４２は、アンテナ部及び電源部のＴＦＴと電気的に接続している。そして、エッチング後にレジストマスクを除去する。
【０１６０】
ここまでの工程を経た半導体装置の断面図が図８（Ｄ）に相当する。本実施例でも９枚のフォトマスクを用いて、同一基板上にロジック回路部６０１のＴＦＴと、メモリ部６０２のＴＦＴ及びアンチヒューズ型のＲＯＭ６００と、アンテナ部及び電源部６０３のＴＦＴと形成することができる。
【０１６１】
次いで、ロジック回路部６０１のＴＦＴと、メモリ部６０２のＴＦＴ及びアンチヒューズ型のＲＯＭ６００と、アンテナ部及び電源部６０３のＴＦＴを覆う第６絶縁膜５４３を形成する。第６絶縁膜５４３は、酸化珪素を含む絶縁膜または有機樹脂膜を用いる。無線チップの信頼性を向上させる上では酸化珪素を含む絶縁膜を用いることが好ましい。また、後に形成するアンテナをスクリーン印刷法で形成する場合には平坦面を有していることが望ましいため、塗布法を用いる有機樹脂膜を用いることが好ましい。第６絶縁膜５４３は、実施者が適宜、選択すればよい。
【０１６２】
次いで、第１０のフォトマスクを用いてレジストマスクを形成し、選択的に第６絶縁膜５４３をエッチングして、第４の電極５４２に達する第４の開口を形成する。そして、エッチング後にレジストマスクを除去する。
【０１６３】
ここまでの工程を経た半導体装置の断面図が図９（Ａ）に相当する。
【０１６４】
次いで、第６絶縁膜５４３上にメタルマスクを用いたスパッタ法や、液滴吐出法でアンテナの下地膜５４５を形成する。アンテナの下地膜５４５としては、Ｔｉ、Ｎｉ、Ａｕから選ばれる単層またはそれらの積層を用いる。なお、ここでの下地膜５４５は、フォトマスクを用いてレジストマスクを形成し、選択的に金属膜をエッチングして形成してもよい。
【０１６５】
ここまでの工程を経た半導体装置の断面図が図９（Ｂ）に相当する。
【０１６６】
次いで、下地膜５４５上にアンテナ５４６を形成する。アンテナ５４６はスパッタ法を用いて金属膜を形成した後、フォトマスクを用いてパターニングする方法、或いはスクリーン印刷法を用いることができる。フォトマスク数を削減することを優先するのであれば、スクリーン印刷法を用いてアンテナを形成すればよい。
【０１６７】
ここまでの工程を経た半導体装置の断面図が図９（Ｃ）に相当する。本実施例では１０枚のフォトマスクを用いて、同一基板上にロジック回路部６０１のＴＦＴと、メモリ部６０２のＴＦＴ及びアンチヒューズ型のＲＯＭ６００と、アンテナ部及び電源部６０３のＴＦＴ及びアンテナとを形成することができる。
【０１６８】
また、フォトマスク数を削減するために、駆動回路をｐチャネル型ＴＦＴのみを用いて回路設計して作製すれば、２枚のフォトマスクを削除でき、合計８枚のマスクで無線チップを形成することができる。
【０１６９】
また、以降の工程は、実施例１に従って無線チップを完成すればよい。
【０１７０】
また、本実施例では、フォトマスクを用いてレジストマスクを形成した例を示したが、特にパターニング技術は限定されず、フォトマスクを用いることなくレジスト材料を液滴吐出法で選択的に形成してレジストマスクを形成してもよい。
【０１７１】
また、本実施例は、実施の形態、または実施例１と自由に組み合わせることができる。
【実施例３】
【０１７２】
本実施例の半導体装置の構成について、図１０を参照して説明する。図１０に示すように、本発明の半導体装置１５２０は、非接触でデータを交信する機能を有し、電源回路１５１１、クロック発生回路１５１２、データ復調／変調回路１５１３、他の回路を制御する制御回路１５１４、インターフェイス回路１５１５、記憶回路１５１６、データバス１５１７、アンテナ１５１８、センサ１５２３ａ、センサ回路１５２３ｂを有する。図１０において、駆動回路とは、電源回路１５１１、クロック発生回路１５１２、データ復調／変調回路１５１３、他の回路を制御する制御回路１５１４、及びインターフェイス回路１５１５を指している。
【０１７３】
電源回路１５１１は、アンテナ１５１８から入力された交流信号を基に、半導体装置１５２０の内部の各回路に供給する各種電源を生成する回路である。クロック発生回路１５１２は、アンテナ１５１８から入力された交流信号を基に、半導体装置１５２０の内部の各回路に供給する各種クロック信号を生成する回路である。データ復調／変調回路１５１３は、リーダライタ１５１９と交信するデータを復調／変調する機能を有する。制御回路１５１４は、記憶回路１５１６を制御する機能を有する。アンテナ１５１８は、電波の送受信を行う機能を有する。リーダライタ１５１９は、半導体装置との交信、制御及びそのデータに関する処理を制御する。なお、半導体装置は上記構成に制約されず、例えば、電源電圧のリミッタ回路や暗号処理専用ハードウエアといった他の要素を追加した構成であってもよい。
【０１７４】
記憶回路１５１６は、実施の形態１に示すようなメモリ部、即ち外部からの電気的作用によって接している導電層と反応してシリサイドになるシリコン膜と、ゲルマニウム膜の積層が一対の導電層間に挟まれたメモリ素子を複数有する。なお、記憶回路１５１６は、一対の導電層間にシリコン膜とゲルマニウム膜との積層が挟まれたメモリ素子のみを有していてもよいし、他の構成の記憶回路を有していてもよい。他の構成の記憶回路とは、例えば、ＤＲＡＭ、ＳＲＡＭ、ＦｅＲＡＭ、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ及びフラッシュメモリから選択される１つ又は複数に相当する。
【０１７５】
センサ１５２３ａは抵抗素子、容量結合素子、誘導結合素子、光起電力素子、光電変換素子、熱起電力素子、トランジスタ、サーミスタ、ダイオードなどの半導体素子で形成される。センサ回路１５２３ｂはインピーダンス、リアクタンス、インダクタンス、電圧又は電流の変化を検出し、アナログ／デジタル変換（Ａ／Ｄ変換）して制御回路１５１４に信号を出力する。
【０１７６】
また、本実施例は、実施の形態、実施例１、または、実施例２と自由に組み合わせることができる。
【実施例４】
【０１７７】
本発明により無線チップとして機能する半導体装置を形成することができる。無線チップの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１１（Ａ）参照）、包装用容器類（包装紙やボトル等、図１１（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１１（Ｂ）参照）、乗物類（自転車等、図１１（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、衣類、生活用品類、電子機器等の商品や荷物の荷札（図１１（Ｅ）、図１１（Ｆ）参照）等の物品に設けて使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。
【０１７８】
本発明の半導体装置１５２０は、プリント基板に実装し、物品表面に貼着、物品埋め込む等して、物品に固定される。例えば、本なら紙に埋め込む、有機樹脂からなるパッケージなら当該有機樹脂に埋め込む等して、各物品に固定される。本発明の半導体装置１５２０は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置１５２０を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を設けることにより、検品システム等のシステムの効率化を図ることができる。
【０１７９】
次に、本発明の半導体装置を実装した電子機器の一態様について図面を参照して説明する。ここで例示する電子機器は携帯電話機であり、筐体２７００、２７０６、パネル２７０１、ハウジング２７０２、プリント配線基板２７０３、操作ボタン２７０４、バッテリ２７０５を有する（図１２参照）。パネル２７０１はハウジング２７０２に脱着自在に組み込まれ、ハウジング２７０２はプリント配線基板２７０３に嵌着される。ハウジング２７０２はパネル２７０１が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板２７０３には、パッケージングされた複数の半導体装置が実装されており、このうちの１つとして、本発明の半導体装置を用いることができる。プリント配線基板２７０３に実装される複数の半導体装置は、コントローラ、中央処理ユニット（ＣＰＵ、Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、メモリ、電源回路、音声処理回路、送受信回路等のいずれかの機能を有する。
【０１８０】
パネル２７０１は、接続フィルム２７０８を介して、プリント配線基板２７０３と電気的に接続される。上記のパネル２７０１、ハウジング２７０２、プリント配線基板２７０３は、操作ボタン２７０４やバッテリ２７０５と共に、筐体２７００、２７０６の内部に収納される。パネル２７０１が含む画素領域２７０９は、筐体２７００に設けられた開口窓から視認できるように配置されている。
【０１８１】
上記の通り、本発明の半導体装置は、小型、薄型、軽量であることを特徴としており、上記特徴により、電子機器の筐体２７００、２７０６内部の限られた空間を有効に利用することができる。
【０１８２】
また、本発明の半導体装置は、外部からの電気的作用により熱反応するシリコン膜とゲルマニウム膜の積層が一対の導電層に挟まれた構造のメモリ素子を有するため、安価な半導体装置を用いた電子機器を提供することができる。また、本発明の半導体装置は高集積化が容易なため、大容量の記憶回路を有する半導体装置を用いた電子機器を提供することができる。
【０１８３】
また、本発明の半導体装置が有する記憶装置は、外部からの電気的作用によりデータの書き込みを行うものであり、不揮発性であって、データの追記が可能であることを特徴とする。上記特徴により、書き換えによる偽造を防止することができ、新たなデータを追加して書き込むことができる。従って、高機能化と高付加価値化を実現した半導体装置を用いた電子機器を提供することができる。
【０１８４】
なお、筐体２７００、２７０６は、携帯電話機の外観形状を一例として示したものであり、本実施例に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。
【０１８５】
また、本実施例は、実施の形態、実施例１、実施例２、または実施例３と自由に組み合わせることができる。
【産業上の利用可能性】
【０１８６】
大面積のガラス基板を用いて作製することで、一度に大量の無線チップを提供することができ、一個あたりの単価を安価なものとすることができる。また、アンテナを同一基板上に形成することもでき、実装工程を削除することもできる。
【図面の簡単な説明】
【０１８７】
【図１】アンチヒューズ型ＲＯＭの断面模式図および断面写真図。
【図２】アンチヒューズ型のＲＯＭの書き込み電圧値を示すグラフ。
【図３】アンチヒューズ型のＲＯＭの消費電流値を示すグラフ。
【図４】本発明の工程断面図を示す図。
【図５】アンテナを示す上面図。
【図６】無線チップの作製工程を示す断面図。
【図７】無線チップの作製工程を示す断面図。
【図８】無線チップの作製工程を示す断面図。
【図９】無線チップの作製工程を示す断面図。
【図１０】無線チップのブロック図を示す図。
【図１１】電子機器の一例を示す図。
【図１２】電子機器の一例を示す図。
【図１３】従来例を示す図。
【符号の説明】
【０１８８】
１０：絶縁表面を有する基板
１１：第１の電極
１２：絶縁物
１３：シリコン膜
１４：ゲルマニウム膜
１５：第２の電極
１００ａ：第１のシート
１００ｂ：第２のシート
１０１：絶縁表面を有する基板
１０２：剥離層
１０３：絶縁層
１０４：ゲート絶縁膜
１０５：第１のゲート電極
１０６：第２のゲート電極
１０７：第１の電極
１０８：ソース領域
１０９：ドレイン領域
１１０：ドレイン領域
１１１：ソース領域
１１２：チャネル形成領域
１１３：チャネル形成領域
１１４：層間絶縁膜
１１５ａ：シリコン膜
１１５ｂ：ゲルマニウム膜
１１６：ソース電極
１１７：ドレイン電極
１１８：ソース電極
１１９：第３の電極
１２０：第２の電極
１２１：接続電極
１２２：絶縁膜
１２３：第４の電極
１２４：金属層
１２５：アンテナ
３０２Ａ：メモリ部及び駆動回路
３０２Ｂ：メモリ部及び駆動回路
３０２Ｃ：メモリ部及び駆動回路
３０２Ｄ：メモリ部及び駆動回路
３０２Ｅ：メモリ部及び駆動回路
３０３Ａ：アンテナ
３０３Ｂ：アンテナ
３０３Ｃ：アンテナ
３０３Ｄ：アンテナ
３０３Ｅ：アンテナ
５０１：基板
５０２：金属層
５０３：第１絶縁膜
５０４〜５０８：ゲート電極
５０９：第１の電極
５１０：サイドウォール
５１１：サイドウォール
５１２：ゲート絶縁層
５１３：絶縁層
５１４：ソース領域又はドレイン領域
５１５：ソース領域又はドレイン領域
５１６：チャネル形成領域
５１７：ソース領域又はドレイン領域
５１８：ソース領域又はドレイン領域
５１９：ＬＤＤ領域
５２０：ＬＤＤ領域
５２１：チャネル形成領域
５２２：第４絶縁膜
５２３：第５絶縁膜
５２４ａ：シリコン層
５２４ｂ：ゲルマニウム層
５２５〜５３４：ソース電極またはドレイン電極
５３５〜５３９：ゲート引出配線
５４０：第２の電極
５４１：第３の電極
５４２：第４の電極
５４３：第６絶縁膜
５４４：引出配線
５４５：下地膜
５４６：アンテナ
６００：アンチヒューズ型のＲＯＭ
６０１：ロジック回路部
６０２：メモリ部
６０３：アンテナ部及び電源部
６０４：第１の電極の引出配線部
７０１：第２の電極
７０２：第５の電極
１５１１ 電源回路
１５１２ クロック発生回路
１５１３ データ復調／変調回路
１５１４ 制御回路
１５１５ インターフェイス回路
１５１６ 記憶回路
１５１７ データバス
１５１８ アンテナ（アンテナコイル）
１５１９ リーダライタ
１５２０ 半導体装置
１５２３ａ センサ
１５２３ｂ センサ回路
２７００ 筐体
２７０１ パネル
２７０２ ハウジング
２７０３ プリント配線基板
２７０４ 操作ボタン
２７０５ バッテリ
２７０６ 筐体
２７０８ 接続フィルム
２７０９ 画素領域
【特許請求の範囲】
【請求項１】
メモリ素子を複数有する半導体装置であり、
前記メモリ素子は、シリコンと反応してシリサイド形成される第１の電極と、前記第１の電極上にシリコン膜と、前記シリコン膜上にゲルマニウム膜と、前記ゲルマニウム膜上に第２の電極と、を有し、
前記第１の電極と前記第２の電極は異なる材料である半導体装置。
【請求項２】
請求項１において、前記第１の電極に含まれる材料の仕事関数は、前記第２の電極に含まれる材料の仕事関数よりも大きい半導体装置。
【請求項３】
絶縁表面を有する基板上に複数の薄膜トランジスタを含む駆動回路、及び複数のメモリ素子を有し、
前記メモリ素子は、シリコンと反応してシリサイド形成される第１の電極と、前記第１の電極上にシリコン膜と、前記シリコン膜上にゲルマニウム膜と、前記ゲルマニウム膜上に第２の電極と、を有し、
前記薄膜トランジスタのゲート電極は、前記メモリ素子の一方の電極と同じ材料であり、
前記薄膜トランジスタのソース電極またはドレイン電極は、前記メモリ素子のもう一方の電極と同じ材料であり、
前記第１の電極と前記第２の電極は異なる材料である半導体装置。
【請求項４】
絶縁表面を有する基板上に複数の薄膜トランジスタを含む駆動回路、複数のメモリ素子、及びアンテナを有し、
前記メモリ素子は、シリコンと反応してシリサイド形成される第１の電極と、前記第１の電極上にシリコン膜と、前記シリコン膜上にゲルマニウム膜と、前記ゲルマニウム膜上に第２の電極と、を有し、
前記薄膜トランジスタのゲート電極は、前記メモリ素子の一方の電極と同じ材料であり、
前記アンテナの下方に接続電極を有し、前記アンテナは、前記接続電極と電気的に接続し、前記接続電極は前記薄膜トランジスタと電気的に接続し、
前記接続電極は、前記薄膜トランジスタのソース電極またはドレイン電極と同じ材料であり、且つ、前記メモリ素子のもう一方の電極と同じ材料であり、
前記第１の電極と前記第２の電極は異なる材料である半導体装置。
【請求項５】
請求項３または請求項４において、前記第１の電極に含まれる材料の仕事関数は、前記第２の電極に含まれる材料の仕事関数よりも大きい半導体装置。
【請求項６】
請求項３乃至５のいずれか一において、前記絶縁表面を有する基板は、ガラス基板、プラスチックフィルム、紙のいずれか一である半導体装置。
【請求項７】
メモリ素子を複数有する半導体装置であり、
前記メモリ素子は、シリコンと反応してシリサイド形成される第１の電極と、前記第１の電極上にシリコン膜と、前記シリコン膜上にゲルマニウム膜と、前記ゲルマニウム膜上に第２の電極と、を有し、
前記第１の電極と前記第２の電極は同じ材料である半導体装置。
【請求項８】
請求項１乃至７のいずれか一において、前記第１の電極は、チタン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、バナジウム（Ｖ）、パラジウム（Ｐｄ）、ハフニウム（Ｈｆ）、白金（Ｐｔ）、鉄（Ｆｅ）から選ばれる一の元素を含む半導体装置。
【請求項９】
請求項１乃至８のいずれか一において、前記シリコン膜は、アモルファスシリコン膜、微結晶シリコン膜、または多結晶シリコン膜である半導体装置。
【請求項１０】
請求項１乃至９のいずれか一において、前記ゲルマニウム膜は、アモルファスゲルマニウム膜、または、シリコンを含むゲルマニウム膜である半導体装置。
【請求項１１】
同一基板上に複数の薄膜トランジスタを含む駆動回路と、複数のメモリ素子とを有する半導体装置の作製方法であり、
絶縁表面を有する基板上に第１の半導体層を形成し、
前記第１の半導体層上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に前記第１の半導体層と重なる第１の電極と、前記第１の絶縁膜上に第２の電極とを形成し、
前記第１の電極及び前記第２の電極を覆う第２の絶縁膜を形成し、
前記第２の絶縁膜をエッチングして前記第２の電極に達する第１の開口を形成し、
前記第１の開口を覆う第２の半導体層及び第３の半導体層を形成し、
前記第２の絶縁膜をエッチングして前記第１の半導体層に達する第２の開口を形成し、
前記第２の絶縁膜上に前記第１の開口と重なる第３の電極と、前記第２の開口と重なる第４の電極とを形成する半導体装置の作製方法。
【請求項１２】
請求項１１において、前記第１の電極及び前記第２の電極の形成と同じ工程で前記第１の絶縁膜上に第５の電極を形成し、
さらに、前記第５の電極上に前記第５の電極と電気的に接続するアンテナを形成する半導体装置の作製方法。
【請求項１３】
請求項１１または請求項１２において、前記メモリ素子は、前記第２の電極と、前記第２の半導体層と、前記第３の半導体層と、前記第３の電極とを有する半導体装置の作製方法。
【請求項１４】
請求項１１乃至１３のいずれか一において、前記薄膜トランジスタは、前記第１の半導体層と、前記第１の電極と、前記第４の電極とを有する半導体装置の作製方法。
【請求項１５】
請求項１１乃至１４のいずれか一において、前記第１の電極は、前記薄膜トランジスタのゲート電極であり、前記第１の絶縁膜は、ゲート絶縁膜であり、前記第４の電極はソース電極またはドレイン電極である半導体装置の作製方法。
【請求項１６】
請求項１１乃至１５のいずれか一において、前記第１の半導体層は、多結晶シリコン膜である半導体装置の作製方法。
【請求項１７】
請求項１１乃至１６のいずれか一において、前記第２の半導体層は、アモルファスシリコン膜、微結晶シリコン膜、または多結晶シリコン膜である半導体装置の作製方法。
【請求項１８】
請求項１１乃至１７のいずれか一において、前記第３の半導体層は、アモルファスゲルマニウム膜、またはシリコンを含むゲルマニウム膜である半導体装置の作製方法。
【請求項１９】
請求項１１乃至１８のいずれか一において、前記絶縁表面を有する基板は、ガラス基板、プラスチックフィルム、紙のいずれか一である半導体装置の作製方法。
【請求項１】
メモリ素子を複数有する半導体装置であり、
前記メモリ素子は、シリコンと反応してシリサイド形成される第１の電極と、前記第１の電極上にシリコン膜と、前記シリコン膜上にゲルマニウム膜と、前記ゲルマニウム膜上に第２の電極と、を有し、
前記第１の電極と前記第２の電極は異なる材料である半導体装置。
【請求項２】
請求項１において、前記第１の電極に含まれる材料の仕事関数は、前記第２の電極に含まれる材料の仕事関数よりも大きい半導体装置。
【請求項３】
絶縁表面を有する基板上に複数の薄膜トランジスタを含む駆動回路、及び複数のメモリ素子を有し、
前記メモリ素子は、シリコンと反応してシリサイド形成される第１の電極と、前記第１の電極上にシリコン膜と、前記シリコン膜上にゲルマニウム膜と、前記ゲルマニウム膜上に第２の電極と、を有し、
前記薄膜トランジスタのゲート電極は、前記メモリ素子の一方の電極と同じ材料であり、
前記薄膜トランジスタのソース電極またはドレイン電極は、前記メモリ素子のもう一方の電極と同じ材料であり、
前記第１の電極と前記第２の電極は異なる材料である半導体装置。
【請求項４】
絶縁表面を有する基板上に複数の薄膜トランジスタを含む駆動回路、複数のメモリ素子、及びアンテナを有し、
前記メモリ素子は、シリコンと反応してシリサイド形成される第１の電極と、前記第１の電極上にシリコン膜と、前記シリコン膜上にゲルマニウム膜と、前記ゲルマニウム膜上に第２の電極と、を有し、
前記薄膜トランジスタのゲート電極は、前記メモリ素子の一方の電極と同じ材料であり、
前記アンテナの下方に接続電極を有し、前記アンテナは、前記接続電極と電気的に接続し、前記接続電極は前記薄膜トランジスタと電気的に接続し、
前記接続電極は、前記薄膜トランジスタのソース電極またはドレイン電極と同じ材料であり、且つ、前記メモリ素子のもう一方の電極と同じ材料であり、
前記第１の電極と前記第２の電極は異なる材料である半導体装置。
【請求項５】
請求項３または請求項４において、前記第１の電極に含まれる材料の仕事関数は、前記第２の電極に含まれる材料の仕事関数よりも大きい半導体装置。
【請求項６】
請求項３乃至５のいずれか一において、前記絶縁表面を有する基板は、ガラス基板、プラスチックフィルム、紙のいずれか一である半導体装置。
【請求項７】
メモリ素子を複数有する半導体装置であり、
前記メモリ素子は、シリコンと反応してシリサイド形成される第１の電極と、前記第１の電極上にシリコン膜と、前記シリコン膜上にゲルマニウム膜と、前記ゲルマニウム膜上に第２の電極と、を有し、
前記第１の電極と前記第２の電極は同じ材料である半導体装置。
【請求項８】
請求項１乃至７のいずれか一において、前記第１の電極は、チタン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、バナジウム（Ｖ）、パラジウム（Ｐｄ）、ハフニウム（Ｈｆ）、白金（Ｐｔ）、鉄（Ｆｅ）から選ばれる一の元素を含む半導体装置。
【請求項９】
請求項１乃至８のいずれか一において、前記シリコン膜は、アモルファスシリコン膜、微結晶シリコン膜、または多結晶シリコン膜である半導体装置。
【請求項１０】
請求項１乃至９のいずれか一において、前記ゲルマニウム膜は、アモルファスゲルマニウム膜、または、シリコンを含むゲルマニウム膜である半導体装置。
【請求項１１】
同一基板上に複数の薄膜トランジスタを含む駆動回路と、複数のメモリ素子とを有する半導体装置の作製方法であり、
絶縁表面を有する基板上に第１の半導体層を形成し、
前記第１の半導体層上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に前記第１の半導体層と重なる第１の電極と、前記第１の絶縁膜上に第２の電極とを形成し、
前記第１の電極及び前記第２の電極を覆う第２の絶縁膜を形成し、
前記第２の絶縁膜をエッチングして前記第２の電極に達する第１の開口を形成し、
前記第１の開口を覆う第２の半導体層及び第３の半導体層を形成し、
前記第２の絶縁膜をエッチングして前記第１の半導体層に達する第２の開口を形成し、
前記第２の絶縁膜上に前記第１の開口と重なる第３の電極と、前記第２の開口と重なる第４の電極とを形成する半導体装置の作製方法。
【請求項１２】
請求項１１において、前記第１の電極及び前記第２の電極の形成と同じ工程で前記第１の絶縁膜上に第５の電極を形成し、
さらに、前記第５の電極上に前記第５の電極と電気的に接続するアンテナを形成する半導体装置の作製方法。
【請求項１３】
請求項１１または請求項１２において、前記メモリ素子は、前記第２の電極と、前記第２の半導体層と、前記第３の半導体層と、前記第３の電極とを有する半導体装置の作製方法。
【請求項１４】
請求項１１乃至１３のいずれか一において、前記薄膜トランジスタは、前記第１の半導体層と、前記第１の電極と、前記第４の電極とを有する半導体装置の作製方法。
【請求項１５】
請求項１１乃至１４のいずれか一において、前記第１の電極は、前記薄膜トランジスタのゲート電極であり、前記第１の絶縁膜は、ゲート絶縁膜であり、前記第４の電極はソース電極またはドレイン電極である半導体装置の作製方法。
【請求項１６】
請求項１１乃至１５のいずれか一において、前記第１の半導体層は、多結晶シリコン膜である半導体装置の作製方法。
【請求項１７】
請求項１１乃至１６のいずれか一において、前記第２の半導体層は、アモルファスシリコン膜、微結晶シリコン膜、または多結晶シリコン膜である半導体装置の作製方法。
【請求項１８】
請求項１１乃至１７のいずれか一において、前記第３の半導体層は、アモルファスゲルマニウム膜、またはシリコンを含むゲルマニウム膜である半導体装置の作製方法。
【請求項１９】
請求項１１乃至１８のいずれか一において、前記絶縁表面を有する基板は、ガラス基板、プラスチックフィルム、紙のいずれか一である半導体装置の作製方法。
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１】
【公開番号】特開２００８−２１１１９９（Ｐ２００８−２１１１９９Ａ）
【公開日】平成２０年９月１１日（２００８．９．１１）
【国際特許分類】
【出願番号】特願２００８−１８７３９（Ｐ２００８−１８７３９）
【出願日】平成２０年１月３０日（２００８．１．３０）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２０年９月１１日（２００８．９．１１）
【国際特許分類】
【出願日】平成２０年１月３０日（２００８．１．３０）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
[ Back to top ]