【課題】絶縁膜に形成されるヴィアホールの直径を縮小化することが可能で、高密度化に寄与することのできる回路基板の製造方法を提供する。
【解決手段】本発明の回路基板の製造方法は、基板１０上に第１導電体を形成する第１導電体形成工程と、第１導電体を被覆する様にゲート絶縁膜２１を成膜する第１絶縁膜成膜工程と、第１導電体上のゲート絶縁膜２１に貫通孔３２を開口して、当該貫通孔３２を介して第１導電体の表面および基板の表面を部分的に露出させる貫通孔形成工程と、貫通孔３２内に露出する第１導電体の表面を撥液化させる撥液化工程と、貫通孔３２内に露出する第１導電体以外の領域に第２絶縁膜を形成する第２絶縁膜形成工程と、を含むことを特徴とする。 （もっと読む）

【課題】膜厚の薄い抵抗体もつ抵抗素子を形成する際に、抵抗体の断線に対して強い抵抗素子を提供する。
【解決手段】バリアメタル膜とアルミ電極膜からなる積層電極の先端領域を単層のバリアメタル電極とし、並列するバリアメタル電極間に電気的に接続する抵抗体をリフトオフ法にて形成する。 （もっと読む）

【課題】 表面ラフネスの精度をさらに改善でき、進展するコンタクトホールやラインなどの微細化に対応可能なアモルファスシリコンの成膜方法を提供すること。
【解決手段】 下地２を加熱し、加熱した下地２にアミノシラン系ガスを流し、下地２の表面にシード層３を形成する工程と、下地２を加熱し、加熱した下地２の表面のシード層３にアミノ基を含まないシラン系ガスを供給し、アミノ基を含まないシラン系ガスを熱分解させることで、シード層３上にアモルファスシリコン膜を形成する工程と、を備え、シード層３を形成する工程における下地の加熱温度を、アモルファスシリコン膜を形成する工程における前記下地の加熱温度よりも低くする。 （もっと読む）

【課題】表面ラフネスの精度をさらに改善でき、進展するコンタクトホールやラインなどの微細化に対応可能なアモルファスシリコンを成膜できる成膜装置を提供すること。
【解決手段】下地を有した被処理体１を収容する処理室１０１と、処理ガス供給機構１１４と、加熱装置１３３と、排気機構１３２と、コントローラ１５０とを具備し、コントローラ１５０が、加熱した下地にアミノシラン系ガスを流し、下地の表面にシード層を形成する工程と、加熱した下地の表面のシード層にアミノ基を含まないシラン系ガスを供給し、アミノ基を含まないシラン系ガスを熱分解させることで、シード層上にアモルファスシリコン膜を形成する工程とが実施されるように処理ガス供給機構１１４、加熱装置１３３及び排気機構１３２を制御し、シード層を形成する工程における下地の加熱温度及び処理時間を、アモルファスシリコン膜を形成する工程におけるそれらよりも低く及び短くする。 （もっと読む）

【課題】ＤＲＡＭセルとロジックを混載したＬＳＩデバイスにおけるアスペクト比の大きいコンタクト構造において、素子分離絶縁膜および不純物拡散層のオーバエッチングを抑制して、接合リークを抑制することを課題とする。
【解決手段】周辺ＭＯＳトランジスタを覆う第１エッチングストッパ層１２１と、ＤＲＡＭメモリセルのキャパシタ部上層に第２エッチングストッパ層１２２が形成され、周辺ＭＯＳトランジスタの不純物拡散層１１３は、第１、第２エッチングストッパ層１２１、１２２を貫通する電極層１３１により、上記キャパシタ部上層に形成された金属配線層と接続され、不純物拡散層１１３の少なくとも一つは素子分離絶縁膜１０２の境界上に電極層１３１を接続し、素子分離絶縁膜１０２上に形成された電極層１３１の底部の不純物拡散層１１３表面からの深さ寸法は、不純物拡散層１１３の接合深さ寸法もより短く形成されたものである。 （もっと読む）

【課題】 表面ラフネスの精度をさらに改善でき、コンタクトホールやラインなどの微細化の進展に対応可能なアモルファスシリコン膜を成膜できる半導体装置の製造方法を提供すること。
【解決手段】 半導体装置内部のコンタクトホール５及び／又はラインが形成された層間絶縁膜である下地２を加熱し、加熱した下地２にアミノシラン系ガスを流し、下地２の表面にシード層３を形成する工程と、下地２を加熱し、加熱した下地２の表面のシード層３にアミノ基を含まないシラン系ガスを供給し、アミノ基を含まないシラン系ガスを熱分解させることで、シード層３上にアモルファスシリコン膜４を形成する工程と、を備える。 （もっと読む）

【課題】半導体基板上に形成するインダクタのインダクタンスを大きくすること。
【解決手段】半導体基板上に形成された少なくとも１層からなるコイル配線のコイル中央孔に別基板に形成されたコアを挿入する。コアをコイル中央孔に固定した後、別基板は分離する。コアは別基板に接合材を介してコア材（磁性体）の薄板を付着させて、パターニングする。半導体基板上に形成されたコイル中央孔は流動性接着剤が入っていて、コアを挿入した後に流動性接着剤が硬化してコアが固定される。コアが固定された後に接合剤の接着力を低下させて別基板を分離する。コア材はバルクと同じ高透磁率を有するので、非常に大きなインダクタンスを持つインダクタを形成できる。 （もっと読む）

【課題】 埋め込み工程におけるスループットを向上でき、埋め込み工程が多用される半導体集積回路装置であっても、優れた生産能力を発揮することが可能な成膜装置を提供すること。
【解決手段】 アミノシラン系ガスを供給する供給機構１２２、及びアミノ基を含まないシラン系ガスを供給する供給機構１２１を備え、アミノシラン系ガスを供給して前記導電体に達する開孔を有した絶縁膜の表面、及び前記開孔の底の表面にシード層を形成する処理、及びアミノ基を含まないシラン系ガスを供給してシード層上にシリコン膜を形成する処理を、一つの処理室内１０１において順次実行する。 （もっと読む）

【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、堆積可能なアッド‐オン層形成方法を提供することを目的とする。
【解決手段】堆積可能なアッド‐オン層形成方法であって、第一半導体基板の取り外し層の形成、取り外し層の上の第一半導体基板に多くのドーピング領域の形成、ここで多くのドーピング層の形成は、第一電導型を有するように、ドーピングされ、取り外し層の上の第一半導体基板の第一ドーピング層の形成、第一電導型に対する第二電導型を有するようにドーピングされ、第一ドーピング層の上の第一半導体基板に最低中間ドーピング層の形成、及び中間ドーピング層上の第一半導体基板に最低第三ドーピング層の形成からなり、第三ドーピング層上に第一の電導性ブランケット層の形成、第一電導ブランケット層上に第二の電導性ブランケット層の形成、及び第二電導性ブランケット層が第二半導体基板の対応する電導性上部層と接触するように、第一半導体基板を第二半導体基板への取り付け、からなる。 （もっと読む）

【課題】高い耐電圧特性、および耐リーク特性を有する配線構造を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体素子が設けられた基板と、前記基板上に形成された第１および第２の配線と、前記第１の配線の下面の前記第２の配線側に接続されたビアと、前記ビアを含むビア層絶縁膜と、を有する半導体装置を提供する。前記ビアは、前記第１の配線と前記第２の配線の間の領域である配線間領域下の上端に凹部を有する。前記ビア層絶縁膜は、前記第１および第２の配線の幅方向に前記ビアと隣接する領域を含む溝を前記配線間領域の下に有する。前記配線間領域および前記溝内にはエアギャップが含まれる。 （もっと読む）

【課題】 表面ラフネスの精度をさらに改善でき、進展するコンタクトホールやラインなどの微細化に対応可能なアモルファスシリコンの成膜方法を提供すること。
【解決手段】 下地２を加熱し、加熱した下地２にアミノシラン系ガスを流し、下地２の表面にシード層３を形成する工程と、下地２を加熱し、加熱した下地２の表面のシード層３にアミノ基を含まないシラン系ガスを供給し、アミノ基を含まないシラン系ガスを熱分解させることで、シード層３上にアモルファスシリコン膜を形成する工程と、を備える。 （もっと読む）

【課題】短時間で製造することができ、十分な気密性を有するとともに、基板の反りを低減させることができる貫通電極、微小構造体及びそれらの製造方法を提供する。
【解決手段】導電性を有する基板１０の所定領域を貫通トレンチ２１で囲み、貫通トレンチ２１内に絶縁膜５０を形成して周囲から絶縁分離した貫通電極６０において、絶縁膜５０は、貫通トレンチ２１の側面から化学気相成長させたシリコン膜４０を熱酸化したシリコン熱酸化膜５０である。 （もっと読む）

【課題】ＳＲＡＭ回路の動作速度を向上させる。
【解決手段】駆動ＭＩＳＦＥＴと転送ＭＩＳＦＥＴとそれらの上部に形成された縦型ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭにおいて、周辺回路を構成するＭＩＳＦＥＴ間の電気的接続を、メモリセルの縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも下部に形成されるプラグ２８および中間導電層４６、４７で行うとともに、縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも上部に形成されるプラグ、第１および第２金属配線層を用いて行うことにより、配線の自由度を向上でき、高集積化できる。また、ＭＩＳＦＥＴ間の接続抵抗を低減でき、回路の動作スピードを向上できる。 （もっと読む）

【課題】３次元半導体メモリ装置及びその製造方法を提供する。
【解決手段】本装置は、積層された導電パターン、導電パターンを貫通する活性パターン及び導電パターンと活性パターンとの間に介在される情報貯蔵膜を含む少なくとも１つのメモリ構造体を含み、活性パターンは積層された下部及び上部貫通ホールを各々満たす下部及び上部半導体パターンを含むことができる。１つのメモリ構造体を構成する情報貯蔵膜は同一の工程段階を利用して実質的に同時に形成され、１つのメモリ構造体を構成する下部及び上部貫通ホールは互いに異なる工程段階を利用して順に形成され得る。 （もっと読む）

【課題】カーボンナノチューブを有するプラグ配線において良好な電気的接続を得ることができるカーボンナノチューブ配線及びその製造方法を提供する。
【解決手段】第１配線層１２上に層間絶縁膜１３が形成され、層間絶縁膜１３上に第２配線層１４が形成されている。第１配線層１２と第２配線層１４との間の層間絶縁膜１３内にはコンタクト孔１５が形成される。コンタクト孔１５内には、一端が第１配線層１２に接続され、他端が第２配線層１４に接続された複数のカーボンナノチューブ１６が形成されている。さらに、層間絶縁膜１３と第２配線層１４との間にはストッパ膜１７が形成され、ストッパ膜１７の一部は複数のカーボンナノチューブ１６の前記他端間に充填されている。 （もっと読む）

【課題】ＬＤＭＯＳＦＥＴを有する半導体装置では、ソース電極が裏面にあることから、表面のソース・コンタクト領域と裏面のソース電極間の電気抵抗を低減するため、上面からＰ型エピタキシャル層を貫通してＰ＋型基板内に伸びるボロンを高濃度にドープしたポリ・シリコン埋め込みプラグが設けられている。このポリ・シリコン埋め込みプラグの周辺のシリコン単結晶領域に転位が発生しており、これにより、リーク不良が誘発されていることが明らかとなった。
【解決手段】本願発明は、相互に不純物濃度の異なる第１及び第２の半導体層の境界面を貫通するシリコン系プラグを有する半導体装置であって、このプラグの少なくとも内部は多結晶領域であり、この多結晶領域表面の内、先の境界面の両側近傍は、固相エピタキシャル領域で覆われている。 （もっと読む）

いくつかの実施例は、半導体デバイスを提供する方法を含む。当該方法は、
（ａ）フレキシブル基板を提供する段階、（ｂ）フレキシブル基板上に少なくとも１つの材料層を堆積させる段階であって、そのフレキシブル基板上の少なくとも１つの材料層の堆積は、少なくとも１８０℃の温度で生じる、段階、および（ｃ）金属層とａ−Ｓｉ層との間に拡散バリアを提供する段階を含む。他の実施例も本願において開示される。
（もっと読む）

【課題】本発明は多層配線構造を有する半導体装置の製造方法に関し、高い集積度が要求される場合に優れた歩留まりと高い信頼性とを確保することを目的とする。
【解決手段】トランジスタのソースドレイン領域の上層にシリコン酸化膜７を形成する。一端面がソースドレイン領域６に導通し、他端面がシリコン酸化膜７の表面に露出するように、シリコン酸化膜７の内部に導電性のパッド１０を設ける。シリコン酸化膜７およびパッド１０の上層にシリコン酸化膜１１を形成する。一端面がパッド１０に接触し、他端面が配線層１４と導通するようにシリコン酸化膜１１の内部にプラグとして機能する導電層を設ける。シリコン酸化膜７の表面と、パッド１０の他端面は平滑な同一平面を形成する。プラグとして機能する導電層は、パッド１０に比して小さく、かつ、パッド１０の中央部近傍に接触するように形成する。 （もっと読む）

【課題】多層配線を形成する際における配線の加工に要する工程を簡便にすることを課題
とする。また、開口径の比較的大きいコンタクトホールに液滴吐出技術やナノインプリン
ト技術を用いた場合、開口の形状に沿った配線となり、開口の部分は他の箇所より凹む形
状となりやすかった。
【解決手段】高強度、且つ、繰り返し周波数の高いパルスのレーザ光を透光性を有する絶
縁膜に照射して貫通した開口を形成する。大きな接触面積を有する１つの開口を形成する
のではなく、微小な接触面積を有する開口を複数設け、部分的な凹みを低減して配線の太
さを均一にし、且つ、接触抵抗も確保する。 （もっと読む）

【課題】柱状構造体の形成の際のリソグラフィの合わせずれの許容度を拡大し、デバイス特性の劣化を抑制する半導体装置及びその製造方法を提供する。
【解決手段】第１層と、前記第１層の主面の上に設けられた第２層と、前記主面を貫通し、前記第１層と前記第２層とに延在する導電性の柱状構造体と、前記主面の前記第２層の側において前記柱状構造体の側壁に付設された側部と、を備えたことを特徴とする半導体装置を提供する。 （もっと読む）