半導体装置およびその製造方法
【課題】ＤＲＡＭセルとロジックを混載したＬＳＩデバイスにおけるアスペクト比の大きいコンタクト構造において、素子分離絶縁膜および不純物拡散層のオーバエッチングを抑制して、接合リークを抑制することを課題とする。
【解決手段】周辺ＭＯＳトランジスタを覆う第１エッチングストッパ層１２１と、ＤＲＡＭメモリセルのキャパシタ部上層に第２エッチングストッパ層１２２が形成され、周辺ＭＯＳトランジスタの不純物拡散層１１３は、第１、第２エッチングストッパ層１２１、１２２を貫通する電極層１３１により、上記キャパシタ部上層に形成された金属配線層と接続され、不純物拡散層１１３の少なくとも一つは素子分離絶縁膜１０２の境界上に電極層１３１を接続し、素子分離絶縁膜１０２上に形成された電極層１３１の底部の不純物拡散層１１３表面からの深さ寸法は、不純物拡散層１１３の接合深さ寸法もより短く形成されたものである。
【解決手段】周辺ＭＯＳトランジスタを覆う第１エッチングストッパ層１２１と、ＤＲＡＭメモリセルのキャパシタ部上層に第２エッチングストッパ層１２２が形成され、周辺ＭＯＳトランジスタの不純物拡散層１１３は、第１、第２エッチングストッパ層１２１、１２２を貫通する電極層１３１により、上記キャパシタ部上層に形成された金属配線層と接続され、不純物拡散層１１３の少なくとも一つは素子分離絶縁膜１０２の境界上に電極層１３１を接続し、素子分離絶縁膜１０２上に形成された電極層１３１の底部の不純物拡散層１１３表面からの深さ寸法は、不純物拡散層１１３の接合深さ寸法もより短く形成されたものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＤＲＡＭのキャパシタ上層に形成した金属配線層から半導体基板上に形成された不純物拡散層とゲート電極に接続するコンタクトを接合リークを増大させることなく安定して形成できるデバイス構造とその製造方法に関するものである。
【背景技術】
【０００２】
従来のＤＲＡＭセルとロジックを混載したＬＳＩデバイスについて図３７、図３８、図３９により説明する。
【０００３】
図３８は、一個のＭＯＳトランジスタを中心にした拡大断面図である。図３８に示すように、半導体基板９１表面に、ＤＲＡＭセルの上層に形成した金属配線層（図示せず）から半導体基板９１上に形成された不純物拡散層９３とゲート電極９２に接続するようにコンタクトホール９４が設けられている。ＤＲＡＭメモリセルのキャパシタは、高密度化を達成しようとすると、キャパシタの占有面積を増大させることなく容量を大きく確保する必要があり、高さを高く形成することが要求される。そのため、非常に深いコンタクトが必要になるので、その分だけ長くエッチング工程を行う必要があり、これに伴いコンタクトホール９４も過剰にエッチングされてしまいがちである。
【０００４】
図３８に図示されるように、コンタクトホール９４のアスペクト比（「コンタクトの深さ」／「コンタクトホールの直径」の比）は５から１０になり、半導体基板９１の不純物拡散層９３や素子間分離膜（図示せず）をエッチングにより削ることなく形成することが非常に困難であり、最悪は接合界面を越えて開口が形成され、接合リークの増大を招いてしまう。
【０００５】
そこで特開平10-79430号公報には、改良技術として、半導体基板上のコンタクト開口部にエッチングストッパ層となるシリコン窒化膜を形成することにより不純物拡散層をエッチングにより削ることなく形成し接合リークの増大を防止する技術が開示されている。
【０００６】
一方、図３７に示すように、ＤＲＡＭセルとロジックを混載したＬＳＩデバイスにおいては、不純物拡散層９３とそれに接続するコンタクトホール９４との位置合わせマージンを大きくとることができず、図３７に描かれるように、コンタクトホール９４は不純物拡散層９３と素子分離絶縁膜９５との境界に開口することがある。
【０００７】
このような場合、不純物拡散層９３直上に形成するエッチングストッパ層が不十分な膜厚であると、素子分離絶縁膜９５をもエッチングし、不純物領域面をこえるまで深くエッチングした場合には、接合リークの原因になる。これを防ぐには、エッチングストッパ層を厚く形成する必要がある。
【０００８】
しかしながら、図３９に示すように、エッチングストッパ層９６を厚く形成すれば、後に形成される層間絶縁膜９７中にボイド（空洞）９８を発生する原因になる。もしくはエッチングストッパ膜９６として窒化膜を用いれば比誘電率が高い分、配線間容量を上げる原因になり、ひいてはデバイス高速化を阻害するという別の問題が生じてくる。図３９は従来技術の問題点の説明図であり、（ａ）（ｂ）それぞれは装置要部の断面を模式的に示すものである。
【０００９】
図３９中、（ａ）に示すように、ゲート電極９９の両脇に絶縁膜サイドウォール９１０を形成し、その後全面形成したエッチングストッパ膜（シリコン窒化膜）９６の厚さが薄い場合には、その上に層間絶縁膜９７を埋め込む場合にも通常用いられるＣＶＤ（化学的気相成長）法にてゲート電極９９間に容易に埋め込みができる。シリコン窒化膜が薄いので、その分ゲート電極９９相互の間隔が十分確保できるからである。
【００１０】
しかし、エッチングストッパ膜９６としての十分な機能を果たさせようとして（ｂ）のように膜厚をかなり増やした場合には、ゲート電極９９間の隙間が異常接近してスリットのようになるため、後で層間絶縁膜９７をＣＶＤ形成しようとしてもボイド（空洞）９８が生じるために、加熱リフローしたとしても埋め込めない。このように、エッチングストッパ膜９６が厚くなって層間絶縁膜９７中にボイド（空洞）９８が発生すると、ＤＲＡＭセル内の自己整合的コンタクト部のポリシリコン電極がボイド９８を介してショートするので、著しく製品の歩留りを落とすことになる。
【００１１】
エッチングストッパ層９６を層間絶縁膜９７の中間層に形成することは、先行技術特開平10-79430号公報には記載されていないが、先行技術特開平7-130873号公報には、シリンダー型キャパシタを形成する際の等方的エッチングに対するストッパ層を形成する技術が開示されている。この２件の先行技術を組み合わせれば中間層にエッチングストッパ層を形成することは容易に発明できる。しかし、エッチング層を多層に分けることは記載されておらず、かつ、単に２層に分けても最下層の第１エッチングストッパ層を厚くすると、上述したＤＲＡＭメモリセル埋め込みにおいて、例えば層間絶縁膜形成時にボイド（空洞）が発生する。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、ＤＲＡＭセルとロジックを混載したＬＳＩデバイスにおいて、金属層から半導体基板上に形成された不純物拡散層とゲート電極とのアスペクト比の大きいコンタクトホールを形成する際にそのホールが不純物拡散層と位置ずれした場合でもそのオーバエッチングによる素子分離絶縁膜および不純物拡散層のエッチングを抑制して、接合リークを抑える。さらに、第１エッチングストッパ層を形成するＤＲＡＭセルの埋め込みにおいてボイド（空洞）の発生を防止する。
【課題を解決するための手段】
【００１３】
上記の課題を解決するため、本発明では例えば以下の構成を手段とする。
【００１４】
ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置において、周辺ＭＯＳトランジスタのゲート電極を含む表面を覆うように第１エッチングストッパ層となる絶縁膜が形成され、前記ＤＲＡＭメモリセルのキャパシタ部の上層ないし下層のうちの少なくとも一方に第２エッチングストッパ層が形成され、前記周辺ＭＯＳトランジスタの不純物拡散層とゲート電極は、前記第１エッチングストッパ層と前記第２エッチングストッパ層を貫通する電極層により、前記ＤＲＡＭメモリセルのキャパシタ部上層に形成された金属配線層と接続され、更に（ａ）前記不純物拡散層の少なくとも一つは、前記電極層が該不純物拡散層と素子分離絶縁膜の境界上に接続され、前記素子分離絶縁膜上に形成された前記電極層の底部の前記不純物拡散層表面からの深さ寸法は、前記不純物拡散層の接合深さおよび前記第１エッチングストッパ層の厚さ寸法のうち、いずれか一方より短いことを特徴としている半導体装置である。
【００１５】
（ｂ）前記ＤＲＡＭメモリセル領域のワード・トランジスタ上には、前記周辺ＭＯＳトランジスタのサイドウォール形成層と前記第１エッチングストッパ層が積層されて形成され、前記周辺ＭＯＳトランジスタのサイドウォール形成層と前記第１エッチングストッパ層の積層膜の膜厚は、前記ＤＲＡＭメモリセル領域のワード・トランジスタの最小間隔の１／４以上かつ１／２以下としたことを特徴としている半導体装置である。
【００１６】
本発明の半導体装置は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置において、周辺ＭＯＳトランジスタ領域の不純物拡散領域とゲート電極上とを覆うように第１エッチングストッパ層となる絶縁膜が形成され、前記ＤＲＡＭメモリセルのキャパシタ部の上層もしくはその下層、または前記ＤＲＡＭメモリセルのキャパシタ部の上層およびその下層に第２エッチングストッパ層が形成され、前記周辺ＭＯＳトランジスタの不純物拡散層とゲート電極は、前記第１エッチングストッパ層と前記第２エッチングストッパ層を貫通する電極層により、前記ＤＲＡＭメモリセルのキャパシタ部上層に形成された金属配線層と接続され、前記不純物拡散層の少なくとも一つは、前記電極層が該不純物拡散層と素子分離絶縁膜の境界上に接続され、前記素子分離絶縁膜上に形成された前記電極層の底部の前記不純物拡散層表面からの深さ寸法は、前記不純物拡散層の接合深さ寸法もより短く形成された半導体装置である。
【００１７】
さらに、本発明の他の半導体装置は、前記不純物拡散層の少なくとも一つは、前記電極層が該不純物拡散層と素子分離絶縁膜の境界上に接続され、前記素子分離絶縁膜上に形成された上記電極層の底部の前記不純物拡散層表面からの深さ寸法は、前記第１エッチングストッパ層の厚さ寸法より短く形成された半導体装置である。
【００１８】
さらに、本発明の他の半導体装置は、前記周辺ＭＯＳトランジスタのサイドウォール形成層と前記第１エッチングストッパ層の積層膜の膜厚は、前記ＤＲＡＭメモリセル領域のワード・トランジスタの最小間隔の１／４以上かつ１／２以下とした半導体装置である。
【００１９】
さらに、本発明の他の半導体装置は、前記周辺ＭＯＳトランジスタのサイドウォール形成層と前記第１エッチングストッパ層の積層膜の膜厚は、前記ＤＲＡＭメモリセル領域のワード・トランジスタの最小間隔の１／４以上かつ１／３以下とした半導体装置である。
【００２０】
さらに、本発明の他の半導体装置は、前記周辺ＭＯＳトランジスタのゲート電極の少なくとも一つは、前記第１エッチングストッパ層と前記第２エッチングストッパ層を貫通する電極層が、前記ゲート電極と前記ゲート電極側壁に形成されたサイドウォール絶縁膜の境界上に接続され、前記サイドウォール絶縁膜上に形成された前記電極層の底部の素子分離絶縁膜上面からの深さ寸法は、前記素子分離絶縁膜底部の深さ寸法よりも短く形成された半導体装置である。
【００２１】
本発明の半導体装置は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置において、周辺ＭＯＳトランジスタ領域の不純物拡散領域とゲート電極上とを覆うように第１エッチングストッパ層となる絶縁膜が形成され、前記ＤＲＡＭメモリセルのキャパシタ部の上層もしくはその下層、または前記ＤＲＡＭメモリセルのキャパシタ部の上層およびその下層に第２エッチングストッパ層が形成され、前記第２エッチングストッパ層を貫通して前記ＤＲＡＭメモリセルのビット線に接続される電極層は、少なくとも一つは素子分離絶縁膜上に配置されていて、前記電極層の底部の前記素子分離絶縁膜表面からの深さ寸法は、前記素子分離絶縁膜の厚さ寸法もより短く形成された半導体装置である。
【００２２】
さらに、本発明の他の半導体装置は、前記第２エッチングストッパ層を貫通して前記ＤＲＡＭメモリセルのビット線に接続される電極層は、少なくとも一つは不純物拡散領域上に配置され、前記不純物拡散領域上に配置された前記電極層のうち前記第１エッチングストッパ層を貫通して前記不純物拡散領域に達した電極層の底部の前記不純物拡散領域表面からの深さ寸法は、前記不純物拡散領域の接合深さ寸法より短く形成された半導体装置である。また、前記電極層が接続される前記不純物拡散層の電位と前記ＤＲＡＭメモリセルのビット線の電位とは同電位を有している。
【００２３】
本発明の半導体装置の製造方法は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置の製造方法において、素子分離絶縁膜と素子形成領域が形成された半導体基板上に前記ＤＲＡＭメモリセルのワード・トランジスタと前記周辺ＭＯＳトランジスタを形成する工程と、前記周辺ＭＯＳトランジスタ形成領域の不純物拡散領域とゲート電極上に第１エッチングストッパ層となる絶縁膜が形成する工程と、前記第１エッチングストッパ層上に該第１エッチングストッパ層とは異なる層間絶縁膜により前記ＤＲＡＭメモリセルのワード・トランジスタのスペースを埋め込み平坦化する工程と、前記層間絶縁膜上に第２エッチングストッパ層を形成する工程と、前記第２エッチングストッパ層上に前記ＤＲＡＭメモリセルのキャパシタを形成する工程と、前記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上に開口部を形成し、前記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、前記開口部において第２エッチングストッパ層と前記層間絶縁膜をエッチング除去し、さらに、前記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、前記開口部において前記第１エッチングストッパ層をエッチング除去し、前記開口部の少なくとも一つを、前記不純物拡散層と前記素子分離絶縁膜の境界上に形成し、かつ前記開口部の底部の前記素子分離絶縁膜上面からの深さ寸法は、（ｃ）前記不純物拡散層の接合深さ寸法よりも小さく形成するか、もしくは、（ｄ）前記第１エッチングストッパ層の厚さ寸法よりも小さく形成する工程と、前記開口部内に電極層を形成する工程と、前記電極層と接続される金属配線層を形成する工程とを備えた半導体装置の製造方法である。
【００２４】
さらに、本発明の他の製造方法は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置の製造方法において、素子分離絶縁膜と素子形成領域が形成された半導体基板上に前記ＤＲＡＭメモリセルのワード・トランジスタのゲート電極と前記周辺ＭＯＳトランジスタのゲート電極を形成する工程と、前記ＤＲＡＭメモリセルのワード・トランジスタのゲート電極と前記周辺ＭＯＳトランジスタのゲート電極を覆ってサイドウォール形成層となる絶縁膜を形成し、前記周辺ＭＯＳトランジスタ形成領域のみ前記サイドウォール形成層を異方性エッチングして周辺ＭＯＳトランジスタのゲート側壁にサイドウォールを形成し、かつ前記ＤＲＡＭメモリセル形成領域には前記サイドウォール形成層を残す工程と、前記周辺ＭＯＳトランジスタ形成領域の不純物拡散領域とゲート電極上に第１エッチングストッパ層となる絶縁膜を、前記サイドウォール形成層と前記第１エッチングストッパ層の積層膜の膜厚が前記ＤＲＡＭメモリセルのワード・トランジスタの最小間隔の１／４以上かつ１／２以下の膜厚で形成する工程と、前記第１エッチングストッパ層上に該第１エッチングストッパ層とは異なる層間絶縁膜により前記ＤＲＡＭメモリセルのワード・トランジスタのスペースを埋め込み平坦化する工程と、前記層間絶縁膜上に第２エッチングストッパ層を形成する工程と、前記第２エッチングストッパ層上に前記ＤＲＡＭメモリセルのキャパシタを形成する工程と、前記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上に開口部を形成し、前記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、前記開口部において第２エッチングストッパ層と前記層間絶縁膜をエッチング除去し、さらに、前記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、前記開口部において前記第１エッチングストッパ層をエッチング除去する工程と、前記開口部内に電極層を形成する工程と、前記電極層と接続される金属配線層を形成する工程とを備えた半導体装置の製造方法である。
【００２５】
さらに、本発明の他の製造方法は、前記第１エッチングストッパ層となる絶縁膜を、前記サイドウォール形成層と前記第１エッチングストッパ層の積層膜の膜厚が前記ＤＲＡＭメモリセルのワード・トランジスタの最小間隔の１／４以上かつ１／３以下の膜厚で形成することを特徴とする半導体装置の製造方法である。
【００２６】
さらに、本発明の他の製造方法は、前記開口部の少なくとも一つを、前記ゲート電極と前記サイドウォール絶縁膜の境界上に形成し、かつ前記サイドウォール絶縁膜上に形成された開口部の底部の前記素子分離絶縁膜上面からの深さ寸法は、前記素子分離絶縁膜の深さ寸法よりも小さく形成することを特徴とする半導体装置の製造方法である。
【００２７】
さらに、本発明の他の製造方法は、前記第２エッチングストッパ層上に前記ＤＲＡＭメモリセルのキャパシタを形成する工程と、前記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上でかつ前記周辺ＭＯＳトランジスタのゲート電極に第１の開口部を形成し、前記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、前記第１の開口部において第２エッチングストッパ層と前記層間絶縁膜をエッチング除去し、さらに、前記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、前記第１の開口部において前記第１エッチングストッパ層をエッチング除去する工程と、前記キャパシタ上に形成した絶縁膜を該絶縁膜上でかつ前記周辺ＭＯＳトランジスタの不純物拡散領域上に第２の開口部を形成し、前記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、前記第２の開口部において前記第２エッチングストッパ層と前記層間絶縁膜をエッチング除去し、さらに前記エッチングストッパ層上で一旦エッチングを停止させる工程と、前記第２の開口部において前記第１エッチングストッパ層をエッチング除去する工程と、前記第１の開口部内および第２の開口部内に電極層を形成する工程と、前記電極層と接続される金属配線層を形成する工程とを備えた半導体装置の製造方法である。
【００２８】
さらに、本発明の他の製造方法は、前記第２エッチングストッパ層上に等方性エッチングにより除去可能な絶縁膜を形成する工程と、前記等方性エッチングにより除去可能な絶縁膜に選択的に開口部を形成して、ガイド開口部内に前記ＤＲＡＭメモリセルのキャパシタ下部電極を形成する工程と、前記第２のエッチングストッパ層を等方性エッチングのストッパとして前記等方性エッチングにより除去可能な絶縁膜を除去する工程と、記キャパシタ下部電極上にキャパシタ誘電体膜とキャパシタ上部電極を形成する工程と、前記キャパシタ上部電極上に絶縁膜を形成する工程と、該絶縁膜上に開口部を形成し、前記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、前記開口部において第２エッチングストッパ層と前記層間絶縁膜をエッチング除去し、さらに、前記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、前記開口部において前記第１エッチングストッパ層をエッチング除去する工程と、前記開口部内に電極層を形成する工程と、前記電極層と接続される金属配線層を形成する工程とを備えた半導体装置の製造方法である。
【００２９】
さらに、本発明の他の製造方法は、前記第２エッチングストッパ層の前記ＤＲＡＭメモリセルの不純物拡散領域に接続する電極層上に開口部を形成する工程と、前記開口部側壁にサイドウォールを形成し、該開口部よりもコンタクトホール計の小さいエッチング・マスクを形成し、前記ＤＲＡＭメモリセルも不純物拡散領域に接続する電極層上に開口部を形成する工程と、前記開口部を介して電極ＤＲＡＭメモリセルの不純物拡散領域に接続されるＤＲＡＭキャパシタを形成する工程と、前記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上に開口部を形成し、前記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、前記開口部において第２エッチングストッパ層と前記層間絶縁膜をエッチング除去し、さらに、前記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、前記開口部において前記第１エッチングストッパ層をエッチング除去する工程と、前記開口部内に電極層を形成する工程と、前記電極層と接続される金属配線層を形成する工程とを備えた半導体装置の製造方法である。
【００３０】
さらに、本発明の他の製造方法は、前記ＤＲＡＭメモリセルのキャパシタ下部電極上にキャパシタ誘電体膜とキャパシタ上部電極を形成し、前記キャパシタ上部電極のエッチング加工時に前記第２エッチングストッパ層の少なくとも一部を除去する工程と、前記ＤＲＡＭメモリセルのキャパシタ下部電極上に第３エッチングストッパ層を形成する工程と、前記第３のエッチングストッパ層上に絶縁膜を形成する工程と、該絶縁膜上に開口部を形成し、前記第３エッチングストッパ層上で一旦エッチングを停止させる工程と、前記開口部において第３エッチングストッパ層と前記層間絶縁膜をエッチング除去し、さらに、前記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、前記開口部において前記第１エッチングストッパ層をエッチング除去する工程と、前記開口部内に電極層を形成する工程と、前記電極層と接続される金属配線層を形成する工程とを備えた半導体装置の製造方法である。
【００３１】
〔作用〕ＤＲＡＭセルとロジックを混載した半導体装置（ＬＳＩデバイス）とその製造方法において、ＤＲＡＭセルの上層に形成した金属配線層から半導体基板上に形成された不純物拡散層とゲート電極に接続するコンタクトをＤＲＡＭメモリセルのキャパシタ形成層下に形成した第２エッチングストッパ層で一旦止め、かつ、不純物拡散層とゲート電極上に形成した第１エッチングストッパ層でエッチングを止めることにより半導体基板のオーバエッチングを抑制して接合リークを抑える。
【００３２】
ＤＲＡＭセルの上層に形成した金属配線層から半導体基板上に形成された不純物拡散層とゲート電極に接続するコンタクトをＤＲＡＭメモリセルのキャパシタ形成層下に形成した第２のエッチングストッパ層で一旦止める。これにより、層間絶縁膜の膜厚ばらつきを一旦リセットできる。残りの層間絶縁膜の膜厚がより均一で、かつ、薄くなるので不純物拡散層とゲート電極上に形成した第１エッチングストッパ層は第２エッチングストッパ層よりもより薄く形成できる。したがって、第１エッチングストッパ層を形成するＤＲＡＭセルの埋め込みにおいて、ＤＲＡＭセルで特にワード・トランジスタ間の埋め込み層間絶縁膜のボイド（空洞）の発生を防止できる。
【００３３】
ＤＲＡＭセル下に形成するエッチングストッパは、ＤＲＡＭセルのキャパシタと基板とを接続するコンタクトを形成する際のエッチング・マスクと兼用することが可能である。さらにＤＲＡＭセル下のエッチングストッパはシリンダー型キャパシタ形成時のエッチングストッパとも兼用が可能である。
【図面の簡単な説明】
【００３４】
【図１】本発明に係る一実施の形態の要部を示す概略構成断面図である。
【図２】本発明に係る一実施の形態の要部を示す概略構成断面図である。
【図３】本発明に係る一実施の形態の要部を示す概略構成断面図および平面レイアウト図である。
【図４】本発明に係る一実施の形態の要部を示す概略構成断面図および平面レイアウト図である。
【図５】本発明の一実施の形態に基づく工程途中の装置断面図（工程１）である。
【図６】本発明の一実施の形態に基づく工程途中の装置断面図（工程２）である。
【図７】本発明の一実施の形態に基づく工程途中の装置断面図（工程３）である。
【図８】本発明の一実施の形態に基づく工程途中の装置断面図（工程４）である。
【図９】本発明の一実施の形態に基づく工程途中の装置断面図（工程５）である。
【図１０】本発明の一実施の形態に基づく工程途中の装置断面図（工程６）である。
【図１１】本発明の一実施の形態に基づく工程途中の装置断面図（工程７）である。
【図１２】本発明の一実施の形態に基づく工程途中の装置断面図（工程８）である。
【図１３】本発明の一実施の形態に基づく工程途中の装置断面図（工程９）である。
【図１４】本発明の一実施の形態に基づく工程途中の装置断面図（工程１０）である。
【図１５】本発明の一実施の形態に基づく工程途中の装置断面図（工程１１）である。
【図１６】本発明の一実施の形態に基づく工程途中の装置断面図（工程１２）である。
【図１７】本発明の一実施の形態に基づく工程途中の装置断面図（工程１３）である。
【図１８】本発明の一実施の形態に基づく工程途中の装置断面図（工程１４）である。
【図１９】本発明の一実施の形態に基づく工程途中の装置断面図（工程１５）である。
【図２０】本発明の一実施の形態に基づく工程途中の装置断面図（工程１６）である。
【図２１】本発明の一実施の形態に基づく工程途中の装置断面図（工程１７）である。
【図２２】本発明の一実施の形態に基づく工程途中の装置断面図（工程１８）である。
【図２３】本発明の一実施の形態に基づく工程途中の装置断面図（工程１９）である。
【図２４】本発明の一実施の形態に基づく工程途中の装置断面図（工程２０）である。
【図２５】本発明の一実施の形態に基づく工程途中の装置断面図（工程２１）である。
【図２６】本発明の一実施の形態に基づく工程途中の装置断面図（工程２２）である。
【図２７】本発明の一実施の形態に基づく工程途中の装置断面図（工程２３）である。
【図２８】本発明の一実施の形態に基づく工程途中の装置断面図（工程２４）である。
【図２９】本発明の一実施の形態に基づく工程途中の装置断面図（工程２５）である。
【図３０】本発明の一実施の形態に基づく工程途中の装置断面図（工程２６）である。
【図３１】本発明の一実施の形態に基づく工程途中の装置断面図（工程２７）である。
【図３２】本発明の一実施の形態に基づく工程途中の装置断面図（工程２８）である。
【図３３】本発明の一実施の形態に基づく工程途中の装置断面図（工程２９）である。
【図３４】メモリセルワードトランジスタ間隔と、ボイド発生起因のコンタクト不良発生率およびエッチングストッパ膜厚不足による接合リークによる不良発生率との関係を示す図である。
【図３５】本発明の構成において、不純物拡散層の少なくとも一つが、電極層が不純物拡散層と素子分離絶縁膜の境界上に接続された場合の接合リーク低減効果を示す図である。
【図３６】本発明の構成において、エッチングストッパ層を貫通する電極層がゲート電極とゲート電極側壁に形成されたサイドウォール絶縁膜の境界上に接続された場合の素子分離絶縁膜掘れ量低減効果を示す図である。
【図３７】従来技術の問題点の説明図である。
【図３８】従来技術の問題点の説明図である。
【図３９】従来技術の問題点の説明図である。
【発明を実施するための形態】
【００３５】
本発明の半導体装置に係る実施の形態の一例を、図１ないし図３はよって説明する。本発明の半導体装置は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有するものであり、図１では周辺ＭＯＳトランジスタの要部の概略構成断面図を示す。
【００３６】
図１に示すように、半導体基板１０１には素子分離絶縁膜１０２によって分離された素子形成領域にＤＲＡＭメモリセルと周辺ＭＯＳトランジスタが形成されている。上記周辺ＭＯＳトランジスタ領域のゲート電極１１１上と不純物拡散領域１１３とを覆うように絶縁膜からなる第１エッチングストッパ層１２１が形成されている。この第１のエッチングストッパ層１２１は例えばシリコン窒化膜からなる。また、ＤＲＡＭメモリセルのキャパシタ部の上層には第２エッチングストッパ層１２２が、例えばシリコン窒化膜で形成されている。上記第２エッチングストッパ層１２２は、図示はしないが、ＤＲＡＭメモリセルのキャパシタ部の下層、またはＤＲＡＭメモリセルのキャパシタ部の上層およびその下層に形成してもよい。なお、上記ＤＲＡＭメモリセルや上記周辺ＭＯＳトランジスタの各層間には層間絶縁膜１０３が形成されている。
【００３７】
上記周辺ＭＯＳトランジスタの不純物拡散層１１３は、第２エッチングストッパ層１２２と第１エッチングストッパ層１２１を貫通する電極層１３１により、ＤＲＡＭメモリセルのキャパシタ部上層に形成された金属配線層（図示せず）と接続されている。図示はしないが、上記周辺ＭＯＳトランジスタのゲート電極は、第２エッチングストッパ層１２２と第１エッチングストッパ層１２１を貫通する電極層により、ＤＲＡＭメモリセルのキャパシタ部上層に形成された金属配線層と接続されている。
【００３８】
上記不純物拡散層の少なくとも一つの不純物拡散層１１３は、電極層１３１が該不純物拡散層１１３と素子分離絶縁膜１０２の境界上に接続されている。その素子分離絶縁膜１０２上に形成された電極層１３１の底部の不純物拡散層１１３表面からの深さ寸法ｔS は、不純物拡散層１１３の接合深さ寸法ｔJ もより短く形成されている。
【００３９】
上記第１エッチングストッパ層１２１は上記不純物拡散層１１３よりも薄く形成されるものであるから、素子分離絶縁膜１０２上に形成された電極層１３１の底部の不純物拡散層１１３表面からの深さ寸法ｔS は、第１エッチングストッパ層１２１の厚さｔ1 もより短く形成されてもよい。
【００４０】
次に、本発明の半導体装置に係る実施の形態の一例を、図２よって説明する。本発明の半導体装置は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有するものであり、図２では周辺ＭＯＳトランジスタの要部の概略構成断面図を示す。
【００４１】
図２に示すように、半導体基板１０１には素子分離絶縁膜１０２によって分離された素子形成領域にＤＲＡＭメモリセルと周辺ＭＯＳトランジスタが形成されている。上記周辺ＭＯＳトランジスタ領域のゲート電極１１１上、このゲート電極１１１の側壁に形成されたサイドウォール１１５上、不純物拡散領域（図示せず）上等を覆うように絶縁膜からなる第１エッチングストッパ層１２１が形成されている。この第１のエッチングストッパ層１２１は例えばシリコン窒化膜からなる。また、ＤＲＡＭメモリセルのキャパシタ部の上層には第２エッチングストッパ層１２２が、例えばシリコン窒化膜で形成されている。上記第２エッチングストッパ層１２２は、図示はしないが、ＤＲＡＭメモリセルのキャパシタ部の下層、またはＤＲＡＭメモリセルのキャパシタ部の上層およびその下層に形成してもよい。なお、上記ＤＲＡＭメモリセルや上記周辺ＭＯＳトランジスタの各層間には層間絶縁膜１０３が形成されている。
【００４２】
上記ＤＲＡＭメモリセル領域のワード・トランジスタ（図示せず）上には、周辺ＭＯＳトランジスタのサイドウォール形成層と第１エッチングストッパ層１２１が積層されて形成されている。上記周辺ＭＯＳトランジスタのゲート電極の少なくとも一つのゲート電極１１１は、電極層１３１が該ゲート電極１１１と上記サイドウォール形成層からなるサイドウォール絶縁膜１１５の境界上に接続されている。そのサイドウォール絶縁膜１１５上に形成された電極層１３１の底部の素子分離絶縁膜１０２上面からの深さ寸法ｔS は、素子分離絶縁膜１０２底部の深さ寸法ｔL もより短く形成されている。
【００４３】
上記図１、図２によって説明した半導体装置では、金属配線層から半導体基板１０１上に形成された不純物拡散層１１３、ゲート電極１１１等に接続するコンタクトを第２エッチングストッパ層１２２で一旦止め、かつ、不純物拡散層１１３、ゲート電極１１１等を覆う第１エッチングストッパ層１２１でエッチングを止めることにより形成することが可能となるので、半導体基板１０１のオーバエッチングが抑制されて接合リークが抑えられた構造となる。
【００４４】
また、上記各半導体装置においては、上記周辺ＭＯＳトランジスタのサイドウォール形成層と上記第１エッチングストッパ層１２１の積層膜の膜厚は、上記ＤＲＡＭメモリセル領域のワード・トランジスタの最小間隔の１／４以上かつ１／２以下、好ましくは、１／４以上かつ１／３以下としてある。
【００４５】
上記説明したように、第２エッチングストッパ層１２２が形成されていることから、ＤＲＡＭセルの上層に形成した金属配線層から半導体基板上に形成された不純物拡散層とゲート電極に接続するコンタクトを形成する際にエッチングが第２エッチングストッパ層で一旦止まる。これにより、層間絶縁膜の膜厚ばらつきを一旦リセットできる。残りの層間絶縁膜の膜厚がより均一で、かつ、薄くなるので第１エッチングストッパ層１２１は第２エッチングストッパ層１２２よりもより薄く形成できる。したがって、第１エッチングストッパ層１２１を形成するＤＲＡＭセルの埋め込みにおいて、ＤＲＡＭメモリセルで特にワード・トランジスタ間の埋め込み層間絶縁膜のボイド（空洞）の発生を防止できる。
【００４６】
また、ＤＲＡＭセル下に形成するエッチングストッパは、ＤＲＡＭセルのキャパシタと半導体基板１０１とを接続するコンタクトを形成する際のエッチング・マスクと兼用することが可能である。さらにＤＲＡＭセル下のエッチングストッパはシリンダー型キャパシタ形成時のエッチングストッパとも兼用が可能である。
【００４７】
さらに、上記ＤＲＡＭメモリセル領域の第１エッチングストッパ層１２１上には熱処理により流動可能な酸化膜を層間絶縁膜として形成することにより、特にワード・トランジスタ間の埋め込み層間絶縁膜のボイド（空洞）の発生を防止できる。
【００４８】
次に、本発明の半導体装置に係る実施の形態の一例を、図３よって説明する。本発明の半導体装置は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有するものであり、図３ではＤＲＡＭメモリセルビットコンタクトの要部を示し、（Ａ）図に概略構成断面図を示し、（Ｂ）図に平面レイアウト図を示す。
【００４９】
図３に示すように、半導体基板１０１には素子分離絶縁膜１０２によって分離された素子形成領域にＤＲＡＭメモリセルと周辺ＭＯＳトランジスタが形成されている。上記周辺ＭＯＳトランジスタ上を覆うように絶縁膜からなる第１エッチングストッパ層１２１が形成されている。この第１のエッチングストッパ層１２１は例えばシリコン窒化膜からなる。また、ＤＲＡＭメモリセル領域にはビット線１４１が形成されている。さらにＤＲＡＭメモリセルのキャパシタ部の上層には第２エッチングストッパ層１２２が、例えばシリコン窒化膜で形成されている。上記第２エッチングストッパ層１２２は、図示はしないが、ＤＲＡＭメモリセルのキャパシタ部の下層、またはＤＲＡＭメモリセルのキャパシタ部の上層およびその下層に形成してもよい。なお、上記ＤＲＡＭメモリセルや上記周辺ＭＯＳトランジスタの各層間には層間絶縁膜１０３が形成されている。
【００５０】
さらに、第２エッチングストッパ層１２２を貫通して上記ＤＲＡＭメモリセル領域のビット線１４１に接続される電極層１３１が素子分離絶縁膜１０２上に配置されている。この電極層１３１は、本来、設計通りに形成されるならば、ビット線１４１上にのみ形成される。しかしながら、露光時の合わせずれ、加工誤差等により、図示されているように、ビット線１４１上よりはみ出して電極層１３１が接続される場合がある。このような構成であってもコンタクトが取れるような構成では、上記説明したように電極層１３１が素子分離絶縁膜１０２上に配置され、この電極層１３１の底部の素子分離絶縁膜１０２上面からの深さ寸法ｔSは、素子分離絶縁膜１０２底部の深さ寸法ｔL もより短く形成されている。
【００５１】
次に、本発明の半導体装置に係る実施の形態の一例を、図４よって説明する。本発明の半導体装置は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有するものであり、図４ではＤＲＡＭメモリセルビットコンタクトの要部を示し、（Ａ）図に概略構成断面図を示し、（Ｂ）図に平面レイアウト図を示す。
【００５２】
図４に示すように、半導体基板１０１には素子分離絶縁膜１０２によって分離された不純物拡散領域１０５が形成されている。上記周辺ＭＯＳトランジスタ上を覆うように絶縁膜からなる第１エッチングストッパ層１２１が形成されている。この第１のエッチングストッパ層１２１は例えばシリコン窒化膜からなる。また、ＤＲＡＭメモリセル領域にはビット線１４１が形成されている。さらにＤＲＡＭメモリセルのキャパシタ部の上層には第２エッチングストッパ層１２２が、例えばシリコン窒化膜で形成されている。上記第２エッチングストッパ層１２２は、図示はしないが、ＤＲＡＭメモリセルのキャパシタ部の下層、またはＤＲＡＭメモリセルのキャパシタ部の上層およびその下層に形成してもよい。なお、上記ＤＲＡＭメモリセルや上記周辺ＭＯＳトランジスタの各層間には層間絶縁膜１０３が形成されている。
【００５３】
さらに、第２エッチングストッパ層１２２を貫通して上記ＤＲＡＭメモリセル領域のビット線１４１に接続される電極層１３１が素子分離絶縁膜１０２上に配置されている。この電極層１３１は、本来、設計通りに形成されるならば、ビット線１４１上にのみ形成される。しかしながら、露光時の合わせずれ、加工誤差等により、図示されているように、ビット線１４１上よりはみ出して電極層１３１が接続される場合がある。このような構成であってもコンタクトが取れるような構成とするには、電極層１３１が上記ビット線１４１と同電位の不純物拡散領域１０５上に配置され、この電極層１３１の底部の不純物拡散領域１０５上面からの深さ寸法ｔS は、不純物拡散領域１０５の接合深さ寸法ｔJ より短く形成されている。
【００５４】
上記図３、図４によって説明した半導体装置では、ビットコンタクトを第２エッチングストッパ層１２２で一旦止め、かつ、ビット線１４１をはみ出して形成された場合であっても、第１エッチングストッパ層１２１でエッチングを止めることが可能となるので、半導体基板１０１のオーバエッチングが抑制されて接合リークが抑えられた構造となる。
【００５５】
また、図３によって示した半導体装置では、電極層１３１が上記ビット線１４１と同電位の不純物拡散領域１０５上に配置され、この電極層１３１の底部の不純物拡散領域１０５上面からの深さ寸法ｔS は、不純物拡散領域１０５の接合深さ寸法ｔJ より短く形成されていることから、半導体基板１０１までビットコンタクトが突き抜けて形成されることはなく、したがって、電極層１３１は少なくとも不純物拡散領域１０５中で止まった状態で形成される。しかも、不純物拡散領域１０５はビット線１４１と同電位となっていることから、たとえビットコンタクトが不純物拡散総理１０５に接続されても、電気的影響はない。
【００５６】
また、図４によって示した半導体装置では、電極層１３１が素子分離絶縁膜１０２上に配置され、この電極層１３１の底部の素子分離絶縁膜１０２上面からの深さ寸法ｔS は、素子分離絶縁膜１０２底部の深さ寸法ｔL もより短く形成されていることから、半導体基板１０１までビットコンタクトが突き抜けて形成されることはなく、したがって、電極層１３１は少なくとも素子分離絶縁膜１０２中で止まった状態で形成される。
【００５７】
次に、本発明の半導体装置の製造方法に係る実施の形態の一例を以下に説明する。図５ないし図３３は、本発明の一実施態様に基づく工程途中の装置断面図であり、図５から順に工程（１）から工程（２９）まで製造途中の断面を模式的に表す。
【００５８】
図５に示すように、Ｐ型のシリコン基板１に例えば５０ｎｍ〜２００ｎｍ（ここでは一例として１００ｎｍ）のシリコン酸化膜２を形成した後、ＣＶＤ（化学的気相成長）法を用いてシリコン窒化膜３を例えば１００ｎｍ〜２００ｎｍ（ここでは一例として１５０ｎｍ）の膜厚で重ねて形成する。シリコン酸化膜２はシリコン窒化膜３とシリコン基板１の間の応力を緩和するために形成する。シリコン窒化膜３のＭＯＳトランジスタ等の素子形成領域上に選択的にフォトレジスト・パターン（図示せず）を形成する。シリコン窒化膜３、シリコン酸化膜２、シリコン基板１を順次エッチングして半導体素子分離領域となる溝部４を形成する。溝部４の深さは例えば２５０ｎｍ〜５００ｎｍ（ここでは一例として３５０ｎｍ）の深さに設定する。
【００５９】
図６に示すように、溝部４としシリコン窒化膜３を覆って、例えばＨＤＰ（高密度プラズマ）ＣＶＤ（化学的気相成長）法によるシリコン酸化膜５を例えば５００ｎｍ〜１０００ｎｍ（ここでは一例として７５０ｎｍ）の膜厚で形成する。シリコン酸化膜５形成前に応力緩和を目的とした例えば５０ｎｍ〜２００ｎｍ（ここでは一例として１００ｎｍ）程度のシリコン酸化膜（図示せず）を熱酸化法により形成してもよい。
【００６０】
図７に示すように、ＣＭＰ（化学的機械研磨）を用いて、素子分離領域となる溝部に埋め込んだシリコン酸化膜５を研磨して平坦化する。研磨後、シリコン窒化膜３とシリコン酸化膜２をエッチング除去する。本実施態様では、素子分離領域を溝部への埋め込み法で形成したが、従来から用いられているＬＯＣＯＳ法（選択酸化法）を用いてもよい。
【００６１】
図８に示すように、例えば５０ｎｍ〜２００ｎｍ（ここでは一例として１００ｎｍ）のシリコン酸化膜を酸化法により形成（図示せず）する。このシリコン酸化膜はいわゆる犠牲酸化膜として形成されるもので、この後、図８に示すイオン注入が実施された後に全て除去される。Ｐ型半導体基板１のＤＲＡＭメモリセル形成領域にＮ型不純物として例えばリンを高エネルギーで注入して、Ｎウエル領域６を形成し、そのＮウエル領域６の内側にボロンをイオン注入してＰウエル領域７を形成する。同時に、メモリセルの周辺に設けられるもので、メモリ機能と接続するロジック回路として機能する周辺ＭＯＳ形成領域にもＮウエル領域とＰウエル領域を形成する。さらにＮチャネルＭＯＳトランジスタ、ＰチャネルＭＯＳトランジスタ、ＤＲＡＭメモリセルのワード・トランジスタのしきい値電圧を決定するイオン注入を行う。
【００６２】
図９に示すように、５０ｎｍ〜２００ｎｍ（ここでは一例として１００ｎｍ）のシリコン酸化膜（犠牲酸化膜）を除去した後、ゲート酸化膜を２〜１０ｎｍの厚さで形成する。このときトランジスタの用途に合わせてゲート酸化膜の膜厚を作り分ける。例えば、高電流駆動能力かつ低オフ電流が要求される周辺ＭＯＳトランジスタ形成領域では２ｎｍ〜５ｎｍ（ここでは一例として３ｎｍ）の薄膜ゲート酸化膜を形成する。一方、高電圧動作を要求される周辺ＭＯＳトランジスタ形成領域では５ｎｍ〜１０ｎｍ（ここでは一例として６ｎｍ）の厚膜ゲート酸化膜を形成する。ＤＲＡＭメモリセルのワード・トランジスタはセルのデータ保持能力に合わせたゲート酸化膜を設定することができる。このゲート酸化膜の作り分けは、より厚いゲート酸化膜を全面に形成した後に、薄いゲート酸化膜を形成する領域のゲート酸化膜を選択的にエッチング除去して再度酸化することにより形成できる。
【００６３】
ゲート電極としてポリシリコン層やアモルファス・シリコン層を５０ｎｍ〜１５０ｎｍ（ここでは一例として１００ｎｍ）の膜厚でＣＶＤ法やスパッタリングで形成する。この際、ＮチャネルＭＯＳトランジスタ、ＰチャネルＭＯＳトランジスタをいずれも表面チャネルのＭＯＳで形成するデュアル・ゲート構造を採用する場合は、ＮチャネルＭＯＳトランジスタ形成領域にはＮ型の不純物として例えばリンをイオン注入し、ＰチャネルＭＯＳトランジスタ形成領域には例えばボロンをイオン注入する。ポリシリコン層またはアモルファス・シリコン層上に高融点金属シリサイド層である例えばタングステン・シリサイド層を５０ｎｍ〜１５０ｎｍ（ここでは一例として１００ｎｍ）の膜厚でＣＶＤ法やスパッタリングで形成する。
【００６４】
次にＤＲＡＭメモリセルの自己整合的コンタクトを形成する際のオフセット膜となる例えばシリコン窒化膜またはシリコン酸化膜を１００ｎｍ〜２００ｎｍ（ここでは一例として１５０ｎｍ）の膜厚でＣＶＤ法により形成する。ゲート電極パターンを形成するためのフォトレジスト・パターンを形成後、異方性エッチングによりオフセット膜と高融点金属シリサイド層とポリシリコン層またはアモルファス・シリコン層を順次エッチングしてゲート電極８パターンを形成する。
【００６５】
図１０に示すように、周辺ＭＯＳトランジスタ形成領域にＬＤＤ（ライトリー・ドープト・ドレイン）不純物拡散層９を形成する。ＮチャネルＭＯＳトランジスタ形成領域にはＮ型の不純物例えば砒素をイオン注入し、ＰチャネルＭＯＳトランジスタ形成領域には例えばボロン（ＢＦ2+）をイオン注入する。チャネル領域とＬＤＤ不純物拡散層９の間にポケット・イオン注入を行うことにより短チャネル効果を抑制することができる。例えば、ＮチャネルＭＯＳトランジスタ形成領域にはＰ型の不純物例えばボロンをイオン注入し、ＰチャネルＭＯＳトランジスタ形成領域には例えば砒素をイオン注入する。
【００６６】
図１１に示すように、一旦基板の全面にシリコン窒化膜を例えば４０ｎｍ〜１００ｎｍ（ここでは一例として６０ｎｍ）の厚さに形成する。次に、周辺ＭＯＳトランジスタ形成領域にのみ開口部が形成されたフォトレジスト・パターン（図示せず）を形成する。次に、全面に異方性エッチングを行って不要なシリコン窒化膜を除去し、周辺ＭＯＳトランジスタ形成領域のゲート電極側壁にシリコン窒化膜のサイドウォール層１０を形成する。
【００６７】
図１２に示すように、周辺ＭＯＳトランジスタ形成領域にソース・ドレイン不純物拡散層１１を形成する。ＮチャネルＭＯＳトランジスタ形成領域にはＮ型の不純物例えば砒素をイオン注入し、ｐチャネルＭＯＳトランジスタ形成領域には例えばボロンをイオン注入する。ＤＲＡＭメモリセル形成領域のワード・トランジスタとして例えばＮチャネルＭＯＳトランジスタを形成するためにＮ型の不純物例えばリンをイオン注入する。次に、シリコン基板上にコバルト層とチタン窒化膜を順次スパッタリングにより形成し、熱処理により、自己整合的にサイドウォール・シリコン窒化膜開口部にコバルト・シリサイド層１２を形成する。サイドウォール・シリコン窒化膜上とオフセット膜上の未反応のコバルト層（図示せず）を除去する。
【００６８】
図１３に示すように、全面に第１エッチングストッパ層となるシリコン窒化膜（図示せず）を１０ｎｍ〜５０ｎｍ（ここでは一例として２０ｎｍ）２０ｎｍの厚さに形成する。このときのシリコン窒化膜と下層のサイドウォールを形成した２０ｎｍ〜１００ｎｍ（ここでは一例として８０ｎｍ）シリコン窒化膜サイドウォール層の積層膜厚合計は、３０ｎｍ〜１５０ｎｍ（ここでは一例として１００ｎｍ）になる。第１エッチングストッパ層となるシリコン窒化膜と下層のサイドウォールを形成したシリコン窒化膜の積層膜厚合計をＤＲＡＭメモリセル形成領域のワード・トランジスタ間距離である１２０ｎｍ〜４５０ｎｍの１／４以上１／２以下、さらに効果を上げるためには１／４以上１／３以下にすることが望ましい。第１エッチングストッパ層となるシリコン窒化膜と下層のサイドウォールを形成したシリコン窒化膜の積層膜厚合計をＤＲＡＭメモリセル形成領域のワード・トランジスタ間距離の１／４以上１／２以下、さらに効果を上げるためには１／４以上１／３以下にすることによる効果を図３４に示す。
【００６９】
図３４に示すように、ＤＲＡＭメモリセル形成領域のワード・トランジスタ間距離に対する、第１エッチングストッパ層となるシリコン窒化膜と下層のサイドウォールを形成したシリコン窒化膜の積層膜厚合計の割合を横軸に示し、縦軸にＤＲＡＭメモリセル形成領域のワード・トランジスタ間の埋め込み平坦化膜に発生するボイドによるコンタクト不良発生率と第１エッチングストッパ層の膜厚不足による接合リークによる不良発生率、通常、不良発生率は第１エッチングストッパ層の膜厚の絶対量で決まる。しかし、本発明で定義しているのは、第１エッチングストッパ層となるシリコン窒化膜と下層のサイドウォールを形成したシリコン地下膜の積層膜厚合計であるので、ワード・トランジスタ間距離である１２０ｎｍ〜４５０ｎｍに対しては、その１／４以上が必要という相関関係が見られる。
【００７０】
図１４に示すように、第１エッチングストッパ層上に５００ｎｍ〜１０００ｎｍ（ここでは一例として１０００ｎｍ）程度の第１の層間絶縁膜１３となるＢＰＳＧ（ホウ素リンシリケートガラス）層をＣＶＤ法により形成し、前記第１の層間絶縁膜に６５０℃〜８００℃（ここでは一例として７００℃）の熱処理を加えてリフローすることにより平坦化する。このときＤＲＡＭメモリセル形成領域に形成した第１エッチングストッパ層となるシリコン窒化膜と下層のサイドウォールを形成したシリコン窒化膜の積層膜厚合計は最適な膜厚に設定されているので、前記第１の層間絶縁膜１３であるＢＰＳＧ膜の平坦化においてボイドが発生することは無い。
【００７１】
この第１の層間絶縁膜はＨＤＰ（高密度プラズマ）ＣＶＤ膜でもＳＯＧ（スピン・オン・グラス；塗布シリコン酸化膜）でも実施可能である。次にＣＭＰ（化学的機械研磨）により第１の層間絶縁膜１３であるＢＰＳＧ層を２００ｎｍ〜９００ｎｍ（ここでは一例として４００ｎｍ）の厚さ分だけ研磨してさらに平坦化する。このときの平坦化は全面エッチバック等の技術を用いてもよい。
【００７２】
図１５に示すように、ＤＲＡＭメモリセル形成領域の第１の層間絶縁膜１３に選択的にフォトレジスト開口パターンを形成し、第１エッチングストッパ層となるシリコン窒化膜と下層のサイドウォールを形成したシリコン窒化膜の積層膜厚と選択比の取れるエッチングで一旦エッチングを止め、続いてシリコン窒化膜の積層膜をエッチングしてＤＲＡＭメモリセルのワード線間に自己整合的にコンタクトホール１４を形成する。この工程は、従来から一般的に用いられている自己整合コンタクト技術を用いて行う。
【００７３】
コンタクトホール１４内にポリシリコン層またはアモルファス・シリコン層を形成して、ＣＭＰによりコンタクトホール内のみに第１のシリコン電極層１５を残す。本実施の形態では、ＣＭＰによる形成方法を用いたが、選択成長技術やエッチバックを用いてコンタクトホール１４内に第１のシリコン電極層１５を残してもよい。第１のシリコン電極層１５に不純物を導入する方法は、第１のシリコン電極層１５のＣＶＤと同時に導入しても、ＣＶＤ後のイオン注入により導入してもよい。本実施の形態では、ＤＲＡＭメモリセルのＮチャネルＭＯＳで形成されるワード・トランジスタの不純物拡散層と接続する第１のシリコン電極層１５を形成するのでＮ型の不純物であるリンを第１のシリコン電極層１５に導入する。
【００７４】
図１６に示すように、シリコン酸化膜からなる第２の層間絶縁膜１６を５０ｎｍ〜２００ｎｍ（ここでは一例として１００ｎｍ）の膜厚で形成したのち、ＤＲＡＭメモリセル形成領域に形成した第１のシリコン電極層のうちビットコンタクトに相当する第１のシリコン電極層の上に選択的に開口部を形成し、開口部を介して第１のシリコン電極層と接続されるビット線１７を形成する。本実施の形態ではビット線１７として５０ｎｍ〜２００ｎｍ（ここでは一例として１５０ｎｍ）の膜厚のタングステンおよび膜厚５０ｎｍのＴｉＮバリアメタルの積層配線を用いたが、他の高融点金属や高融点金属シリサイド層とポリシリコンを積層させたポリサイド構造の配線を用いてもよい。また、ビット線は公知技術であるトリミング技術を用いてフォトリソグラフィーの解像限界以下の線幅に形成してもよい。
【００７５】
図１７に示すように、シリコン酸化膜からなる第３の層間絶縁膜１８を５００ｎｍ〜１５００ｎｍ（ここでは一例として１０００ｎｍ）の膜厚で形成した後、ＣＭＰ、全面エッチバック等の技術を用いて平坦化する。次に第２エッチングストッパ層１９となるシリコン窒化膜を５０ｎｍ〜５００ｎｍ（ここでは一例として３００ｎｍ）の膜厚で形成する。このとき第２エッチングストッパ層１９は下層に形成した第１エッチングストッパ層よりも厚く形成できる。
【００７６】
ＤＲＡＭメモリセル形成領域に形成した第１のシリコン電極層のうちキャパシタ電極に接続する第１のシリコン電極層の上におけるシリコン窒化膜に、開口部を選択的に形成する。開口部を覆って第４層間絶縁膜と第２エッチングストッパ層とエッチング選択比の取れる材料例えばポリシリコン層やアモルファス・シリコン層を５０ｎｍ〜２００ｎｍ（ここでは一例として８０ｎｍ）の膜厚で全面に形成する。ポリシリコン層やアモルファス・シリコン層を異方性エッチングして第２のエッチングストッパ層の開口部側壁にポリシリコン層やアモルファス・シリコン層からなるサイドウォール・エッチング・マスク層を形成する。
【００７７】
図１８に示すように、第２エッチングストッパ層１９とサイドウォール・エッチング・マスク層２１をエッチング・マスクとして第３の層間絶縁膜１８をエッチングして、ＤＲＡＭメモリセル形成領域に形成した第１のシリコン電極層１５のうちキャパシタ電極に接続する第１のシリコン電極１５にコンタクトホール２０を形成する。このとき形成されるコンタクトホール２０は、第２エッチングストッパ層１９とその開口部に自己整合的に形成されたサイドウォール・エッチング・マスク層２１を用いてエッチング形成されるので、リソグラフィー技術の限界を超えたコンタクト径のコンタクトホールが形成可能となる。それによって、上述したトリミングを利用したビット線形成技術を用いても、コンタクトがビット線より落ちることなく、またコンタクトホール２０とビット線との耐圧が確保しやすくなる。
【００７８】
図１９に示すように、コンタクトホール２０内にポリシリコン層またはアモルファス・シリコン層を形成して、ＣＭＰによりコンタクトホール２０内のみに第２のシリコン電極層２２を残す。本実施の形態では、ＣＭＰによる形成方法を用いたが、選択成長技術やエッチバックを用いてコンタクトホール２０内に第２のシリコン電極層２２を残してもよい。第２のシリコン電極層２２に不純物を導入する方法は、第２のシリコン電極層２２のＣＶＤと同時に導入しても、ＣＶＤ後にイオン注入により導入してもよい。本実施の形態では、ＤＲＡＭメモリセルのＮチャネルＭＯＳで形成されるワード・トランジスタの不純物拡散層と接続する第１のシリコン電極層１５上に第２のシリコン電極層２２を形成するのでＮ型の不純物であるリンを第２のシリコン電極層２２に導入する。
【００７９】
図２０に示すように、第２エッチングストッパ層１９上に第２エッチングストッパ層１９と第１のシリコン電極層２２とエッチング選択比の取れるＢＰＳＧ等の絶縁膜２３を５００ｎｍ〜１５００ｎｍ（ここでは一例として１０００ｎｍ）の膜厚で形成し、第２のシリコン電極層２２上に開口部２５を形成する。
【００８０】
図２１に示すように、開口部にポリシリコン層またはアモルファス・シリコン層を形成して、ＣＭＰによりコンタクトホール（開口部）２５内のみにキャパシタ下部電極となる第３のシリコン電極層２４を残す。本実施の形態では、ＣＭＰによる形成方法を用いたが、反応性イオンエッチング（ＲＩＥ）等のエッチバックを用いてコンタクトホール２５内のみに第３のシリコン電極層２４を残すことでもよい。第３のシリコン電極層２４に不純物を導入する方法は、第３のシリコン電極層２４のＣＶＤと同時に導入しても、ＣＶＤ後にイオン注入により導入してもよい。本実施の形態では、Ｎ型の不純物であるリンを第３のシリコン電極層２４に導入する。
【００８１】
図２２に示すように、第２エッチバックストッパ層１９と選択比の取れる等方性エッチングである例えばフッ酸を用いたウエット・エッチングにより、ＢＰＳＧ等の絶縁膜２３を除去し、キャパシタ下部電極となる第３のシリコン電極層２４が直立した構造を形成する。
【００８２】
図２３に示すように、誘電体膜２６としてＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜）を３ｎｍ〜１０ｎｍ（ここでは一例として５ｎｍ）の膜厚に形成する。さらにポリシリコン層またはアモルファス・シリコン層を形成してキャパシタ上部電極となる第４のシリコン電極層２７を形成する。第４のシリコン電極層２７に不純物を導入する方法は、第４のシリコン電極層２７のＣＶＤと同時に導入しても、ＣＶＤ後にイオン注入により導入してもよい。本実施の形態では、Ｎ型の不純物であるリンを第４のシリコン電極層２７に導入する。
【００８３】
本実施の形態では、キャパシタ電極としてシリコン電極を用いたが、金属電極を用いてもよい。さらに本実施の形態ではキャパシタ誘電体膜２６としてＯＮＯ膜を用いたが、タンタル酸化膜やＢＳＴ等の強誘電体膜を用いてもよい。さらに、本発明の実施の形態では、シリンダー構造のキャパシタを形成したが、単純な積層型キャパシタやフィン構造のキャパシタ電極でも適用可能である。第２エッチングストッパ層と選択比の取れる等方性エッチングで第３のシリコン電極層２４下におけるＢＰＳＧ等の絶縁膜２３を除去する際と、第４のシリコン電極層２７パターンをエッチング形成する際に、第２のエッチングストッパ層１９がエッチングされて膜厚が減少する。このときの膜減り量のコントロールが困難な場合には、第４のシリコン電極層２７パターンをエッチング形成する際に第２エッチングストッパ層１９の全膜厚の一部または全部をエッチング除去して、新たに第３エッチングストッパ層を形成する製造方法を他の本発明による半導体装置の製造方法とする。
【００８４】
第２４図に示すように、シリコン酸化膜からなる第４の層間絶縁膜２８を５００ｎｍ〜２５００ｎｍ（ここでは一例として１５００ｎｍ）の膜厚で形成したのち、ＣＭＰやエッチバック等の技術を用いてキャパシタ上に第４の層間絶縁膜が１００ｎｍ〜１０００ｎｍ（ここでは一例として１０００ｎｍ）の厚さが残るように平坦化する。
【００８５】
図２５に示すように、第４の層間絶縁膜２８上に選択的にフォトレジスト開口パターン２９を形成する。
【００８６】
本実施の形態では周辺ＭＯＳトランジスタ形成領域のゲート電極配線上へのコンタクトホール３０をまず開口する。第４の層間絶縁膜２８をエッチングするこのとき第２エッチングストッパ層１９と選択比の取れるエッチング条件により、第４の層間絶縁膜２８を除去後、第２エッチングストッパ層１９上でエッチングを一旦止める。
【００８７】
図２６に示すように、第２エッチングストッパ層１９をエッチングして、さらに第３の層間絶縁膜１８と第２の層間絶縁膜１６と第１の層間絶縁膜１３を順次エッチングする。このとき第１エッチングストッパ層と選択比の取れるエッチング条件により、第１の層間絶縁膜１３を除去した後、第１エッチングストッパ層上でエッチングを一旦止める。
【００８８】
図２７に示すように、第１エッチングストッパ層１３をエッチングして、次に周辺ＭＯＳトランジスタ形成領域のゲート電極８のオフセット膜（例えばシリコン窒化膜またはシリコン酸化膜）をエッチング除去して、ゲート電極８上にコンタクトホール３０を形成する。
【００８９】
図３６に示すように、本図は、本発明の構成において、エッチングストッパ層を貫通するコンタクト窓３０内に形成される電極層（図示せず）がゲート電極８とゲート電極８の側壁に形成されたサイドウォール絶縁膜の境界上に接続された場合の素子分離絶縁膜５の掘れ量低減効果を示す図であり、図中ｔS は素子分離絶縁膜５上に形成された電極底部の深さ寸法、ｔL は素子分離絶縁膜５底部の深さ寸法である。
【００９０】
図２８に示すように、第４の層間絶縁膜２８条に選択的にフォトレジスト開口パターン３１を形成する。
【００９１】
本実施の形態では、周辺ＭＯＳトランジスタ形成領域のゲート電極８配線層上へのコンタクト３０に続いて、周辺ＭＯＳトランジスタ形成領域の不純物拡散層上にコンタクトホール３２を開口する。この時、ゲート電極８上に形成したコンタクトホール３０上はフォトレジスト３１で埋め込まれる。第４の層間絶縁膜２８をエッチングするとき第２エッチングストッパ層１９と選択比の取れるエッチング条件により、第４の層間絶縁膜２８を除去後、第２エッチングストッパ１９層上でエッチングを一旦止める。
【００９２】
図２９に示すように、第２エッチングストッパ層１９をエッチングして、さらに第３の層間絶縁膜１８と第２の層間絶縁膜１６と第１の層間絶縁膜１３を順次エッチングする。このとき第１エッチングストッパ層と選択比の取れるエッチング条件により、第１の層間絶縁膜１３を除去した後、第１エッチングストッパ層上でエッチングを一旦止める。
【００９３】
図３０に示すように、第１エッチングストッパ層をエッチングして、周辺ＭＯＳトランジスタ形成領域の不純物拡散層上にコンタクトホール３２を形成する。
【００９４】
図３１に示すように、コンタクトホール３２内に、例えば１０ｎｍ〜１００ｎｍ（ここでは一例として２０ｎｍ）の厚さのチタン層と、例えば１０ｎｍ〜５０ｎｍ（ここでは一例として２０ｎｍ）２０ｎｍの厚さのバリアメタルとなる窒化チタン膜をスパッタリングまたはＣＶＤ法により形成する。次に、第１の金属電極となるタングステン層３３を例えば１００ｎｍ〜５００ｎｍ（ここでは一例として３００ｎｍ）の膜厚に、スパッタリングまたはＣＶＤ法により形成する。次いでＣＭＰもしくは全面エッチバックによりコンタクトホール３２内にのみ第１の金属電極３３を残すように他の領域から第１の金属電極３３を除去する。第１の金属電極３３は、選択ＣＶＤ法等の技術を用いて、コンタクトホール３２内に当初より選択形成すれば、エッチバックやＣＭＰの工程が省ける。
【００９５】
図３２に示すように、第１の金属電極３３と電気的に接続される、第１層目金属配線層３４を形成する。第１層目金属配線層３４は、例えば、３ｎｍ〜５０ｎｍの厚さのチタン層、１０ｎｍ〜５０ｎｍ（ここでは一例として１０ｎｍ）の厚さのバリアメタルとなるチタン窒化膜、２００ｎｍ〜８００ｎｍ（ここでは一例として４００ｎｍ）の厚さの銅を含有するアルミニウム配線層、３ｎｍ〜１０ｎｍ（ここでは一例として５ｎｍ）の厚さのチタン層、１０ｎｍ〜１００ｎｍ（ここでは一例として７０ｎｍの厚さのチタン窒化膜を、スパッタリングもしくはＣＶＤ法によって形成する。銅を含有するアルミニウム配線層は、アルミニウム配線や銅配線などの他の材料でもよい。第１層目金属配線層３４上に第５の層間絶縁膜３５となるシリコン酸化膜を５００ｎｍ〜２０００ｎｍ（ここでは一例として２０００ｎｍ）の膜厚で形成した後、ＣＭＰ等を用いて行うエッチバックを用いて平坦化する。
【００９６】
図３３は図３２に対応する工程に続く工程での装置断面を示している。図３３に示すように、第１の金属電極３３と第１層目金属配線層３４と第５の層間絶縁膜３５の形成と同様にして、第２の金属電極３６と第２層目金属配線層３７と第６の層間絶縁膜３８、第３の金属電極３９と第３層目金属配線層４０と第７の層間絶縁膜４１、第４の金属電極４２と第４層目金属配線層４３と第８の層間絶縁膜４４を順次形成する。オーバーコート膜４５としてシリコン窒化膜を例えば５００ｎｍ〜１５００ｎｍ（ここでは一例として７００ｎｍ）の厚さに形成した後、第４層目金属配線層４３でパッドとなる部分に開口部（図示せず）を選択的に形成する。
【００９７】
本実施の形態では、周辺ＭＯＳトランジスタ形成領域のゲート電極層上へのコンタクトホールと不純物拡散層上にコンタクトホールを別々に開口する方法を説明したが、同時に一括して開口することも可能である。別々に開口する場合、その開口順序は、不純物拡散層上から先に開口し、続いてゲート電極配線上に開口することも可能である。
【００９８】
本発明の実施の形態によれば、図３５に示すように、金属配線層と接続される電極層が埋め込まれる開口部は、例えば不純物拡散層と素子分離絶縁膜の境界上に形成されても、第２エッチングストッパ層と第１エッチングストッパ層とによりエッチングが制御（一旦停止）されているので、素子分離絶縁膜の掘れ量ｔSが不純物拡散層の接合深さ寸法ｔJ より大きくなることはない。このため、接合リークの低減化が可能となる。また、第１エッチングストッパ層の膜厚ｔ1 はＤＲＡＭメモリセルの埋め込みが可能な、必要最小限の膜厚に設定しており、第１エッチングストッパ層のエッチング時におけるオーバエッチング量に相当する素子分離絶縁膜の掘れ量ｔS よりも第１エッチングストッパ層の膜厚寸法ｔ1 は大きくなる。
【００９９】
比較例として、本発明の構造と方法を採用していない例を図３７によって説明する。図３７に示すように、素子分離絶縁膜の掘れ量ｔS が不純物拡散層の接合深さ寸法ｔJ より大きくなると、金属配線層と接続される電極層を介して不純物拡散層とウエル領域がショートする。
【０１００】
本発明の実施の形態によれば、図３６に示すように、金属配線層と接続される電極層が埋め込まれる開口部は、例えばゲート電極層とサイドウォール絶縁膜の境界上に形成されても、第２エッチングストッパ層と第１エッチングストッパ層とによりエッチングが制御されているので、素子分離絶縁膜の掘れ量ｔS が素子分離絶縁膜の深さ寸法ｔL より大きくなることはない。
【０１０１】
比較例として、本発明の構造と方法を採用していない例を図３８によって説明する。図３８に示すように、素子分離絶縁膜の掘れ量ｔS が素子分離絶縁膜の深さ寸法ｔL より大きくなると、金属配線層と接続される電極層を介してゲート電極とウエル領域がショートする。
【０１０２】
以上が、一実施の形態に基づく本発明の説明であるが、これに限らず本発明には種々の変形が可能である。例えば、周辺ＭＯＳトランジスタとしては、メモリセルの周辺に設けメモリ機能と接続するロジック回路を構成するＭＯＳトランジスタをレイアウトとして取り上げて説明したが、このようなものだけにとどまらず、メモリセル以外におけるＤＲＡＭ自体の機能の一部を成すＭＯＳトランジスタや、ＳＲＡＭセルを構成するＭＯＳトランジスタ等、ＤＲＡＭメモリ部分とは異なり構成要素の標高が比較的低いＭＯＳトランジスタであれば何でも同様の効果を得ることができる。
【０１０３】
また、第２エッチバックストッパ膜の形成位置としては、（１）ワード線の直上に設けられる層間絶縁膜とビット線部分に設けられる層間絶縁膜との間に設ける方法、（２）キャパシタ形成前（ビット線部分に設けられる層間絶縁膜の上）に設ける方法、（３）キャパシタ形成後（ビット線部分に設けられる層間絶縁膜の上）に設ける方法による三ヶ所いずれでもよい。
【０１０４】
また、上記の実施の形態において、近接するメモリセルトランジスタのゲート（ワード線）相互間のボイドを埋めることを例示して説明しているが、本発明はワード線以外のゲート電極、配線層等同様に異方性エッチバックにてパターニングされる各種パターンの相互間にできる凹部を埋めるのに好ましく用いることができ、適用できるものはワード線間だけにとどまらない。
【０１０５】
また、エッチバックストッパの材料としては、シリコン窒化膜を用いる以外にも、適宜、層間絶縁膜の種類と開口時に用いるエッチャントガスの種類とを検討して用いることができるが、一般的には絶縁膜を用いるべきであろう。導電膜を用いた場合には、エッチングストッパ膜として用済み後の除去が必須となるが、その除去が容易ではなく、仮に異方性エッチング等で除去しようとしても段差下や側壁の脇などにどうしても除去されずに残ることがあり、後の工程で残余の導電膜がショートを起こす原因を作る場合がある。また絶縁膜材料からエッチングストッパとして用いることができるものを選択するにも、微細化した最近の半導体装置内部に用いるには、高速性能を損なわないように、また配線間容量を下げられるように、比誘電率が低い材料からの選択が好ましい。
【０１０６】
次に、以下に、上記説明した実施の形態の他に、本発明の主要な実施の形態についてまとめておく。
【０１０７】
（１）半導体装置は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有するものであり、上記周辺ＭＯＳトランジスタのゲート電極を含む表面を覆うように第１エッチングストッパ層となる絶縁膜が形成されている。また、上記ＤＲＡＭメモリセルのキャパシタ部の上層ないし下層のうちの少なくとも一方には、第２エッチングストッパ層が形成されている。上記周辺ＭＯＳトランジスタの不純物拡散層とゲート電極は、上記第１エッチングストッパ層と上記第２エッチングストッパ層を貫通する電極層により、ＤＲＡＭメモリセルのキャパシタ部上層に形成されている金属配線層と接続されている。そして上記不純物拡散層の少なくとも一つは、上記電極層が該不純物拡散層と素子分離絶縁膜の境界上に接続され、素子分離絶縁膜上に形成された電極層の底部の不純物拡散層表面からの深さ寸法は、不純物拡散層の接合深さ寸法よりも小さく形成されていることが特徴となっている。
【０１０８】
（２）半導体装置は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有するものであり、上記周辺ＭＯＳトランジスタのゲート電極を含む表面を覆うように第１エッチングストッパ層となる絶縁膜が形成されている。また、上記ＤＲＡＭメモリセルのキャパシタ部の上層ないし下層のうちの少なくとも一方には、第２エッチングストッパ層が形成されている。上記周辺ＭＯＳトランジスタの不純物拡散層とゲート電極は、上記第１エッチングストッパ層と上記第２エッチングストッパ層を貫通する電極層により、ＤＲＡＭメモリセルのキャパシタ部上層に形成されている金属配線層と接続されている。そして上記不純物拡散層の少なくとも一つは、上記電極層が該不純物拡散層と素子分離絶縁膜の境界上に接続され、素子分離絶縁膜上に形成された電極層の底部の不純物拡散層表面からの深さ寸法は、第１エッチングストッパ層の厚さ寸法よりも小さく形成されていることが特徴となっている。
【０１０９】
（３）半導体装置は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有するものであり、上記周辺ＭＯＳトランジスタのゲート電極を含む表面を覆うように第１エッチングストッパ層となる絶縁膜が形成されている。また、上記ＤＲＡＭメモリセルのキャパシタ部の上層ないし下層のうちの少なくとも一方には、第２エッチングストッパ層が形成されている。上記周辺ＭＯＳトランジスタの不純物拡散層とゲート電極は、上記第１エッチングストッパ層と上記第２エッチングストッパ層を貫通する電極層により、ＤＲＡＭメモリセルのキャパシタ部上層に形成されている金属配線層と接続されている。そしてＤＲＡＭメモリセル領域のワード・トランジスタ上には、周辺ＭＯＳトランジスタのサイドウォール形成層と第１エッチングストッパ層が積層されて形成されている。さらに、周辺ＭＯＳトランジスタのサイドウォール形成層と第１エッチングストッパ層の積層膜の膜厚は、ＤＲＡＭメモリセル領域のワード・トランジスタの最小間隔の１／４以上かつ１／２以下となっていることを特徴としている。
【０１１０】
（４）半導体装置は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有するものであり、上記周辺ＭＯＳトランジスタのゲート電極を含む表面を覆うように第１エッチングストッパ層となる絶縁膜が形成されている。また、上記ＤＲＡＭメモリセルのキャパシタ部の上層ないし下層のうちの少なくとも一方には、第２エッチングストッパ層が形成されている。上記周辺ＭＯＳトランジスタの不純物拡散層とゲート電極は、上記第１エッチングストッパ層と上記第２エッチングストッパ層を貫通する電極層により、ＤＲＡＭメモリセルのキャパシタ部上層に形成されている金属配線層と接続されている。そしてＤＲＡＭメモリセル領域のワード・トランジスタ上には、周辺ＭＯＳトランジスタのサイドウォール形成層と第１エッチングストッパ層が積層されて形成されている。さらに、周辺ＭＯＳトランジスタのサイドウォール形成層と第１エッチングストッパ層の積層膜の膜厚は、ＤＲＡＭメモリセル領域のワード・トランジスタの最小間隔の１／４以上かつ１／３以下となっていることを特徴としている。
【０１１１】
（５）上記（３）で説明したＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置において、上記周辺ＭＯＳトランジスタのゲート電極を含む表面を覆うように第１エッチングストッパ層となる絶縁膜が形成されている。また、上記ＤＲＡＭメモリセルのキャパシタ部の上層ないし下層のうちの少なくとも一方には、第２エッチングストッパ層が形成されている。そしてＤＲＡＭメモリセル領域のワード・トランジスタ上には、周辺ＭＯＳトランジスタのサイドウォール形成層と第１エッチングストッパ層が積層されて形成されている。さらに、周辺ＭＯＳトランジスタのサイドウォール形成層と第１エッチングストッパ層の積層膜の膜厚は、ＤＲＡＭメモリセル領域のワード・トランジスタの最小間隔の１／４以上かつ１／２以下となっていることを特徴としている。
【０１１２】
（６）半導体装置は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有するものであり、上記周辺ＭＯＳトランジスタのゲート電極を含む表面を覆うように第１エッチングストッパ層となる絶縁膜が形成されている。また、上記ＤＲＡＭメモリセルのキャパシタ部の上層ないし下層のうちの少なくとも一方には、第２エッチングストッパ層が形成されている。上記周辺ＭＯＳトランジスタの不純物拡散層とゲート電極は、上記第１エッチングストッパ層と上記第２エッチングストッパ層を貫通する電極層により、ＤＲＡＭメモリセルのキャパシタ部上層に形成されている金属配線層と接続されている。そして周辺ＭＯＳトランジスタのゲート電極の少なくとも一つは、上記エッチングストッパ層を貫通する電極層が上記ゲート電極と上記ゲート電極側壁に形成されてサイドウォール絶縁膜の境界上に接続されている。さらに上記サイドウォール絶縁膜上に形成された上記電極層の底部の素子分離絶縁膜上面からの深さ寸法は、上記素子分離絶縁膜底部の深さ寸法よりも小さく形成されたことを特徴としている。
【０１１３】
（７）上記（１）で説明したＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置において、上記第２エッチングストッパ層の膜厚は上記第１エッチングストッパ層の膜厚よりも厚く形成されていることが特徴となっている。
【０１１４】
（８）上記（２）で説明したＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置において、上記第２エッチングストッパ層の膜厚は上記第１エッチングストッパ層の膜厚よりも厚く形成されていることが特徴となっている。
【０１１５】
（９）上記（３）で説明したＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置において、上記第２エッチングストッパ層の膜厚は上記第１エッチングストッパ層の膜厚よりも厚く形成されていることが特徴となっている。
【０１１６】
（１０）上記（４）で説明したＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置において、上記第２エッチングストッパ層の膜厚は上記第１エッチングストッパ層の膜厚よりも厚く形成されていることが特徴となっている。
【０１１７】
（１１）上記（５）で説明したＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置において、上記第２エッチングストッパ層の膜厚は上記第１エッチングストッパ層の膜厚よりも厚く形成されていることが特徴となっている。
【０１１８】
（１２）上記（６）で説明したＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置において、上記第２エッチングストッパ層の膜厚は上記第１エッチングストッパ層の膜厚よりも厚く形成されていることが特徴となっている。
【０１１９】
（１３）半導体装置の製造方法は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置の製造方法であって、素子分離絶縁膜と素子形成領域が形成された半導体基板上に上記ＤＲＡＭメモリセルのワード・トランジスタと上記周辺ＭＯＳトランジスタを形成する工程と、上記周辺ＭＯＳトランジスタ形成領域の不純物拡散領域とゲート電極上に第１エッチングストッパ層となる絶縁膜が形成する工程と、上記第１エッチングストッパ層上に該第１エッチングストッパ層とは異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワード・トランジスタのスペースを埋め込み平坦化する工程と、上記層間絶縁膜上に第２エッチングストッパ層を形成する工程と、上記第２エッチングストッパ層上に上記ＤＲＡＭメモリセルのキャパシタを形成する工程と、上記キャパシタ上に絶縁膜を形成する工程、該絶縁膜上に開口部を形成し、上記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において第２エッチングストッパ層と上記層間絶縁膜をエッチング除去し、さらに、上記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において上記第１エッチングストッパ層をエッチング除去し、上記開口部の少なくとも一つを、上記不純物拡散層と上記素子分離絶縁膜の境界上に形成し、かつ除去記開口部の底部の上記素子分離絶縁膜上面からの深さ寸法は、上記不純物拡散層の接合深さ寸法よりも小さく形成する工程と、上記開口部内に電極層を形成する工程と、上記電極層と接続される金属配線層を形成する工程とを備えている。
【０１２０】
（１４）半導体装置の製造方法は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置の製造方法であって、素子分離絶縁膜と素子形成領域が形成された半導体基板上に上記ＤＲＡＭメモリセルのワード・トランジスタと上記周辺ＭＯＳトランジスタを形成する工程と、上記周辺ＭＯＳトランジスタ形成領域の不純物拡散領域とゲート電極上に第１エッチングストッパ層となる絶縁膜が形成する工程と、上記第１エッチングストッパ層上に該第１エッチングストッパ層とは異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワード・トランジスタのスペースを埋め込み平坦化する工程と、上記層間絶縁膜上に第２エッチングストッパ層を形成する工程と、上記第２エッチングストッパ層上に上記ＤＲＡＭメモリセルのキャパシタを形成する工程と、上記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上に開口部を形成し、上記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において第２エッチングストッパ層と上記層間絶縁膜をエッチング除去し、さらに、上記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において上記第１エッチングストッパ層をエッチング除去し、上記開口部の少なくとも一つを、上記不純物拡散層と上記素子分離絶縁膜の境界上に形成し、かつ上記開口部の底部の上記素子分離絶縁膜上面からの深さ寸法は、上記第１エッチングストッパ層の厚さ寸法よりも小さく形成する工程と、上記開口部内に電極層を形成する工程と、上記電極層と接続される金属配線層を形成する工程とを備えた半導体装置の製造方法。
【０１２１】
（１５）半導体装置の製造方法は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置の製造方法であって、素子分離絶縁膜と素子形成領域が形成された半導体基板上に上記ＤＲＡＭメモリセルのワード・トランジスタのゲート電極と上記周辺ＭＯＳトランジスタのゲート電極を形成する工程と、上記ＤＲＡＭメモリセルのワード・トランジスタのゲート電極と上記周辺ＭＯＳトランジスタのゲート電極を覆ってサイドウォール形成層となる絶縁膜を形成し、上記周辺ＭＯＳトランジスタ形成領域のみ上記サイドウォール形成層を異方性エッチングして周辺ＭＯＳトランジスタのゲート側壁にサイドウォールを形成し、かつ上記ＤＲＡＭメモリセル形成領域には上記サイドウォール形成層を残す工程と、上記周辺ＭＯＳトランジスタ形成領域の不純物拡散領域とゲート電極上に第１エッチングストッパ層となる絶縁膜を、上記サイドウォール形成層と上記第１エッチングストッパ層の積層膜の膜厚が上記ＤＲＡＭメモリセルのワード・トランジスタの最小間隔の１／４以上かつ１／２以下の膜厚で形成する工程と、上記第１エッチングストッパ層上に該第１エッチングストッパ層とは異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワード・トランジスタのスペースを埋め込み平坦化する工程と、上記層間絶縁膜上に第２エッチングストッパ層を形成する工程と、上記第２エッチングストッパ層上に上記ＤＲＡＭメモリセルのキャパシタを形成する工程と、上記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上に開口部を形成し、上記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において第２エッチングストッパ層と上記層間絶縁膜をエッチング除去し、さらに、上記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において上記第１エッチングストッパ層をエッチング除去する工程と、上記開口部内に電極層を形成する工程と、上記電極層と接続される金属配線層を形成する工程とを備えた半導体装置の製造方法。
【０１２２】
（１６）半導体装置の製造方法は、上記（１５）で説明したＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置の製造方法において、上記第１エッチングストッパ層となる絶縁膜を、上記サイドウォール形成層と上記第１エッチングストッパ層の積層膜の膜厚が上記ＤＲＡＭメモリセルのワード・トランジスタの最小間隔の１／４以上かつ１／３以下の膜厚で形成する。
【０１２３】
（１７）半導体装置の製造方法は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置の製造方法であって、素子分離絶縁膜と素子形成領域が形成された半導体基板上に上記ＤＲＡＭメモリセルのワード・トランジスタと上記周辺ＭＯＳトランジスタを形成する工程と、上記周辺ＭＯＳトランジスタ形成領域の不純物拡散領域とゲート電極上に第１エッチングストッパ層となる絶縁膜を形成する工程と、上記第１エッチングストッパ層上に該第１エッチングストッパ層とは異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワード・トランジスタのスペースを埋め込み平坦化する工程と、上記層間絶縁膜上に第２エッチングストッパ層を形成する工程と、上記第２エッチングストッパ層上に上記ＤＲＡＭメモリセルのキャパシタを形成する工程と、上記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上に開口部を形成し、上記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において第２エッチングストッパ層と上記層間絶縁膜をエッチング除去し、さらに、上記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において上記第１エッチングストッパ層をエッチング除去し、上記開口部の少なくとも一つを、上記ゲート電極と上記サイドウォール絶縁膜の境界上に形成し、かつ上記サイドウォール絶縁膜上に形成された開口部の底部の上記素子分離絶縁膜上面からの深さ寸法は、上記素子分離絶縁膜の深さ寸法よりも小さく形成する工程と、上記開口部内に電極層を形成する工程と、上記電極層と接続される金属配線層を形成する工程とを備えている。
【０１２４】
（１８）半導体装置の製造方法は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置の製造方法において、素子分離絶縁膜と素子形成領域が形成された半導体基板上に上記ＤＲＡＭメモリセルのワード・トランジスタと上記周辺ＭＯＳトランジスタを形成する工程と、上記周辺ＭＯＳトランジスタ形成領域の不純物拡散領域とゲート電極上に第１エッチングストッパ層となる絶縁膜を形成する工程と、上記第１エッチングストッパ層上に該第１エッチングストッパ層とは異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワード・トランジスタのスペースを埋め込み平坦化する工程と、上記層間絶縁膜上に上記第１エッチングストッパ層の膜厚よりも厚い第２エッチングストッパ層を形成する工程と、上記第２エッチングストッパ層上に上記ＤＲＡＭメモリセルのキャパシタを形成する工程と、上記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上に開口部を形成し、上記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において第２エッチングストッパ層と上記層間絶縁膜をエッチング除去し、さらに、上記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において上記第１エッチングストッパ層をエッチング除去する工程と、上記開口部内に電極層を形成する工程と、上記電極層と接続される金属配線層を形成する工程とを備えている。
【０１２５】
（１９）半導体装置の製造方法は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置の製造方法であって、素子分離絶縁膜と素子形成領域が形成された半導体基板上に上記ＤＲＡＭメモリセルのワード・トランジスタと上記周辺ＭＯＳトランジスタを形成する工程と、上記周辺ＭＯＳトランジスタ形成領域の不純物拡散領域とゲート電極上に第１エッチングストッパ層となる絶縁膜を形成する工程と、上記第１エッチングストッパ層上に該第１エッチングストッパ層とは異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワード・トランジスタのスペースを埋め込み平坦化する工程と、上記層間絶縁膜上に第２エッチングストッパ層を形成する工程と、上記第２エッチングストッパ層上に上記ＤＲＡＭメモリセルのキャパシタを形成する工程と、上記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上でかつ上記周辺ＭＯＳトランジスタのゲート電極上に第１の開口部を形成し、上記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、上記第１の開口部において第２エッチングストッパ層と上記層間絶縁膜をエッチング除去し、さらに、上記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において上記第１エッチングストッパ層をエッチング除去する工程と、上記第１の開口部内において上記第１エッチングストッパ層をエッチング除去する工程と、上記キャパシタ上に形成した絶縁膜を絶縁膜上でかつ上記周辺ＭＯＳトランジスタの不純物拡散領域上に第２の開口部を形成し、上記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、上記第２の開口部において第２エッチングストッパ層と上記層間絶縁膜をエッチング除去し、さらに、上記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、上記第２の開口部において上記第１エッチングストッパ層をエッチング除去する工程と、上記第２開口部内に電極層を形成する工程と、上記電極層と接続される金属配線層を形成する工程とを備えている。
【０１２６】
（２０）半導体装置の製造方法は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置の製造方法であって、素子分離絶縁膜と素子形成領域が形成された半導体基板上に上記ＤＲＡＭメモリセルのワード・トランジスタと上記周辺ＭＯＳトランジスタを形成する工程と、上記周辺ＭＯＳトランジスタ形成領域の不純物拡散領域とゲート電極上に第１エッチングストッパ層となる絶縁膜を形成する工程と、上記第１エッチングストッパ層上に該第１エッチングストッパ層とは異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワード・トランジスタのスペースを埋め込み平坦化する工程と、上記層間絶縁膜上に上記第２エッチングストッパ層を形成する工程と、上記第２エッチングストッパ層上に等方性エッチングにより除去可能な絶縁膜を形成する工程と、該等方性エッチングにより除去可能な絶縁膜に選択的に開口部を形成して、該開口部内に上記ＤＲＡＭメモリセルのキャパシタ下部電極を形成する工程と、上記等方性エッチングにより除去可能な絶縁膜を上記第２エッチングストッパ層を等方性エッチングのストッパとしてエッチング除去する工程と、上記キャパシタ下部電極上にキャパシタ誘電体膜とキャパシタ上部電極を形成する工程と、上記キャパシタ上部電極上に絶縁膜を形成する工程と、該絶縁膜上に開口部を形成し、上記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において第２エッチングストッパ層と上記層間絶縁膜をエッチング除去し、さらに、上記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において上記第１エッチングストッパ層をエッチング除去する工程と、上記開口部内に電極層を形成する工程と、上記電極層と接続される金属配線層を形成する工程とを備えている。
【０１２７】
（２１）半導体装置の製造方法は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置の製造方法であって、素子分離絶縁膜と素子形成領域が形成された半導体基板上に上記ＤＲＡＭメモリセルのワード・トランジスタと上記周辺ＭＯＳトランジスタを形成する工程と、上記周辺ＭＯＳトランジスタ形成領域の不純物拡散層とゲート電極上に第１エッチングストッパ層となる絶縁膜を形成する工程と、上記第１エッチングストッパ層上に該第１エッチングストッパ層とは異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワード・トランジスタのスペースを埋め込み平坦化する工程と、上記ＤＲＡＭメモリセル上に形成した上記層間絶縁膜に開口部を形成して、上記ＤＲＡＭメモリセルの不純物拡散領域に接続する電極層を形成する工程と、該電極層上に層間絶縁膜を形成する工程と、該層間絶縁膜上に第２エッチングストッパ層を形成する工程と、上記ＤＲＡＭメモリセルの不純物拡散領域に接続する電極層上の上記第２エッチングストッパ層に開口部を形成する工程と、該開口部側壁にサイドウォールを形成し、該開口よりもコンタクトホール径の小さいエッチング・マスクを形成し、そのエッチング・マスクを用いたエッチングにより上記ＤＲＡＭメモリセルの不純物拡散領域に接続する電極層上に開口部を形成する工程と、この開口部を介して上記ＤＲＡＭメモリセルの不純物拡散領域と接続されるＤＲＡＭキャパシタを形成する工程と、該キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上に開口部を形成し、上記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において第２エッチングストッパ層と上記層間絶縁膜をエッチング除去し、さらに、上記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において上記第１エッチングストッパ層をエッチング除去する工程と、上記開口部内に電極層を形成する工程と、上記電極層と接続される金属配線層を形成する工程とを備えている。
【０１２８】
（２２）半導体装置の製造方法は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置の製造方法であって、素子分離絶縁膜と素子形成領域が形成された半導体基板上に上記ＤＲＡＭメモリセルのワード・トランジスタと上記周辺ＭＯＳトランジスタを形成する工程と、上記周辺ＭＯＳトランジスタ形成領域の不純物拡散層とゲート電極上に第１エッチングストッパ層となる絶縁膜を形成する工程と、上記第１エッチングストッパ層上に該第１エッチングストッパ層とは異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワード・トランジスタのスペースを埋め込み平坦化する工程と、上記ＤＲＡＭメモリセル上に形成した前記層間絶縁膜に開口部を形成して、上記ＤＲＡＭメモリセルの不純物拡散領域に接続する電極層を形成する工程と、該電極層を覆う層間絶縁膜を形成する工程と、該層間絶縁膜上に第２エッチングストッパ層を形成する工程と、上記ＤＲＡＭメモリセルの不純物拡散領域に接続する電極層上の上記第２エッチングストッパ層に開口部を形成する工程と、該開口部側壁にサイドウォールを形成し、該開口よりもコンタクトホール径の小さいエッチング・マスクを形成し、そのエッチング・マスクを用いたエッチングにより上記ＤＲＡＭメモリセルの不純物拡散領域に接続する電極層上に開口部を形成する工程と、該開口部を介して上記ＤＲＡＭメモリセルの不純物拡散領域と接続されるＤＲＡＭキャパシタ下部電極を形成する工程と、該ＤＲＡＭキャパシタ下部電極上にキャパシタ誘電体膜とキャパシタ上部電極を形成し、上記キャパシタ上部電極のエッチング加工時に上記第２エッチングストッパ層の少なくとも一部を除去する工程と、上記ＤＲＡＭキャパシタ下部電極上に第３エッチングストッパ層を形成する工程と、該第３エッチングストッパ層上に絶縁膜を形成する工程と、該絶縁膜上に開口部を形成し、上記第３エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において第３エッチングストッパ層と上記層間絶縁膜をエッチング除去し、さらに、上記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において上記第１エッチングストッパ層をエッチング除去する工程と、上記開口部内に電極層を形成する工程と、上記電極層と接続される金属配線層を形成する工程とを備えている。
【０１２９】
（２３）半導体装置の製造方法は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置の製造方法であって、素子分離絶縁膜と素子形成領域が形成された半導体基板上に上記ＤＲＡＭメモリセルのワード・トランジスタと上記周辺ＭＯＳトランジスタを形成する工程と、上記周辺ＭＯＳトランジスタ形成領域の不純物拡散層とゲート電極上に第１エッチングストッパ層となる絶縁膜を形成する工程と、上記第１エッチングストッパ層上に該第１エッチングストッパ層とは異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワード・トランジスタのスペースを埋め込み平坦化する工程と、上記層間絶縁膜上に第２エッチングストッパ層を形成する工程と、上記第２エッチングストッパ層上に上記ＤＲＡＭメモリセルのキャパシタを形成する工程と、上記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上に開口部を形成し、上記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において第２エッチングストッパ層と上記層間絶縁膜をエッチング除去し、さらに、上記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において上記第１エッチングストッパ層をエッチング除去し、上記開口部の少なくとも一つを、上記不純物拡散層と上記素子分離絶縁膜の境界上に形成し、かつ上記開口部の底部の上記素子分離絶縁膜上面からの深さ寸法は、上記不純物拡散層の接合深さ寸法よりも小さく形成する工程と、上記開口部内に電極層を形成する工程と、上記電極層と接続される金属配線層を形成する工程とを備えている。
【０１３０】
以上、説明したように本発明の半導体装置およびその製造方法によれば、それぞれの膜厚が最適化された多層エッチングストッパ層でエッチングを止めることにより半導体基板のオーバエッチングが抑制されて、接合リークを抑えることができる。
【０１３１】
膜厚が最適化されたエッチングストッパ層を用いたＤＲＡＭセルの埋め込みにより、ＤＲＡＭセルで特徴とするにワード・トランジスタ間の埋め込み層間絶縁膜のボイド（空洞）の発生を防止することができるので、ＤＲＡＭセル内の自己整合的コンタクトが、ボイドを介してショートすることなく安定して形成することができる。
【０１３２】
ＤＲＡＭセル下に形成するエッチングストッパは、ＤＲＡＭセルのキャパシタと基板とを接続するコンタクトを形成する際のエッチング・マスクと兼用することが可能になるので、大幅な工程削減が可能になる。
【０１３３】
さらに、ＤＲＡＭセル下の得ストッパはシリンダー型キャパシタ形成時のエッチングストッパとも兼用することができるのでさらなる大幅な工程削減が可能になる。
【０１３４】
ＤＲＡＭセル下に形成するエッチングストッパは、ＤＲＡＭセル上の層間絶縁膜からの水分の侵入を抑制することができるので、ＤＲＡＭセル下のトレンチ特性の安定化を図ることができる。
【符号の説明】
【０１３５】
１０２…素子分離絶縁膜、１１１…ゲート電極、１１３…不純物拡散層、１２１…第１エッチングストッパ層、１２２…第２エッチングストッパ層、１３１…電極層、ｔJ …不純物拡散層の接合深さ寸法、ｔS …電極層の底部の不純物拡散層表面からの深さ寸法
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＤＲＡＭのキャパシタ上層に形成した金属配線層から半導体基板上に形成された不純物拡散層とゲート電極に接続するコンタクトを接合リークを増大させることなく安定して形成できるデバイス構造とその製造方法に関するものである。
【背景技術】
【０００２】
従来のＤＲＡＭセルとロジックを混載したＬＳＩデバイスについて図３７、図３８、図３９により説明する。
【０００３】
図３８は、一個のＭＯＳトランジスタを中心にした拡大断面図である。図３８に示すように、半導体基板９１表面に、ＤＲＡＭセルの上層に形成した金属配線層（図示せず）から半導体基板９１上に形成された不純物拡散層９３とゲート電極９２に接続するようにコンタクトホール９４が設けられている。ＤＲＡＭメモリセルのキャパシタは、高密度化を達成しようとすると、キャパシタの占有面積を増大させることなく容量を大きく確保する必要があり、高さを高く形成することが要求される。そのため、非常に深いコンタクトが必要になるので、その分だけ長くエッチング工程を行う必要があり、これに伴いコンタクトホール９４も過剰にエッチングされてしまいがちである。
【０００４】
図３８に図示されるように、コンタクトホール９４のアスペクト比（「コンタクトの深さ」／「コンタクトホールの直径」の比）は５から１０になり、半導体基板９１の不純物拡散層９３や素子間分離膜（図示せず）をエッチングにより削ることなく形成することが非常に困難であり、最悪は接合界面を越えて開口が形成され、接合リークの増大を招いてしまう。
【０００５】
そこで特開平10-79430号公報には、改良技術として、半導体基板上のコンタクト開口部にエッチングストッパ層となるシリコン窒化膜を形成することにより不純物拡散層をエッチングにより削ることなく形成し接合リークの増大を防止する技術が開示されている。
【０００６】
一方、図３７に示すように、ＤＲＡＭセルとロジックを混載したＬＳＩデバイスにおいては、不純物拡散層９３とそれに接続するコンタクトホール９４との位置合わせマージンを大きくとることができず、図３７に描かれるように、コンタクトホール９４は不純物拡散層９３と素子分離絶縁膜９５との境界に開口することがある。
【０００７】
このような場合、不純物拡散層９３直上に形成するエッチングストッパ層が不十分な膜厚であると、素子分離絶縁膜９５をもエッチングし、不純物領域面をこえるまで深くエッチングした場合には、接合リークの原因になる。これを防ぐには、エッチングストッパ層を厚く形成する必要がある。
【０００８】
しかしながら、図３９に示すように、エッチングストッパ層９６を厚く形成すれば、後に形成される層間絶縁膜９７中にボイド（空洞）９８を発生する原因になる。もしくはエッチングストッパ膜９６として窒化膜を用いれば比誘電率が高い分、配線間容量を上げる原因になり、ひいてはデバイス高速化を阻害するという別の問題が生じてくる。図３９は従来技術の問題点の説明図であり、（ａ）（ｂ）それぞれは装置要部の断面を模式的に示すものである。
【０００９】
図３９中、（ａ）に示すように、ゲート電極９９の両脇に絶縁膜サイドウォール９１０を形成し、その後全面形成したエッチングストッパ膜（シリコン窒化膜）９６の厚さが薄い場合には、その上に層間絶縁膜９７を埋め込む場合にも通常用いられるＣＶＤ（化学的気相成長）法にてゲート電極９９間に容易に埋め込みができる。シリコン窒化膜が薄いので、その分ゲート電極９９相互の間隔が十分確保できるからである。
【００１０】
しかし、エッチングストッパ膜９６としての十分な機能を果たさせようとして（ｂ）のように膜厚をかなり増やした場合には、ゲート電極９９間の隙間が異常接近してスリットのようになるため、後で層間絶縁膜９７をＣＶＤ形成しようとしてもボイド（空洞）９８が生じるために、加熱リフローしたとしても埋め込めない。このように、エッチングストッパ膜９６が厚くなって層間絶縁膜９７中にボイド（空洞）９８が発生すると、ＤＲＡＭセル内の自己整合的コンタクト部のポリシリコン電極がボイド９８を介してショートするので、著しく製品の歩留りを落とすことになる。
【００１１】
エッチングストッパ層９６を層間絶縁膜９７の中間層に形成することは、先行技術特開平10-79430号公報には記載されていないが、先行技術特開平7-130873号公報には、シリンダー型キャパシタを形成する際の等方的エッチングに対するストッパ層を形成する技術が開示されている。この２件の先行技術を組み合わせれば中間層にエッチングストッパ層を形成することは容易に発明できる。しかし、エッチング層を多層に分けることは記載されておらず、かつ、単に２層に分けても最下層の第１エッチングストッパ層を厚くすると、上述したＤＲＡＭメモリセル埋め込みにおいて、例えば層間絶縁膜形成時にボイド（空洞）が発生する。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、ＤＲＡＭセルとロジックを混載したＬＳＩデバイスにおいて、金属層から半導体基板上に形成された不純物拡散層とゲート電極とのアスペクト比の大きいコンタクトホールを形成する際にそのホールが不純物拡散層と位置ずれした場合でもそのオーバエッチングによる素子分離絶縁膜および不純物拡散層のエッチングを抑制して、接合リークを抑える。さらに、第１エッチングストッパ層を形成するＤＲＡＭセルの埋め込みにおいてボイド（空洞）の発生を防止する。
【課題を解決するための手段】
【００１３】
上記の課題を解決するため、本発明では例えば以下の構成を手段とする。
【００１４】
ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置において、周辺ＭＯＳトランジスタのゲート電極を含む表面を覆うように第１エッチングストッパ層となる絶縁膜が形成され、前記ＤＲＡＭメモリセルのキャパシタ部の上層ないし下層のうちの少なくとも一方に第２エッチングストッパ層が形成され、前記周辺ＭＯＳトランジスタの不純物拡散層とゲート電極は、前記第１エッチングストッパ層と前記第２エッチングストッパ層を貫通する電極層により、前記ＤＲＡＭメモリセルのキャパシタ部上層に形成された金属配線層と接続され、更に（ａ）前記不純物拡散層の少なくとも一つは、前記電極層が該不純物拡散層と素子分離絶縁膜の境界上に接続され、前記素子分離絶縁膜上に形成された前記電極層の底部の前記不純物拡散層表面からの深さ寸法は、前記不純物拡散層の接合深さおよび前記第１エッチングストッパ層の厚さ寸法のうち、いずれか一方より短いことを特徴としている半導体装置である。
【００１５】
（ｂ）前記ＤＲＡＭメモリセル領域のワード・トランジスタ上には、前記周辺ＭＯＳトランジスタのサイドウォール形成層と前記第１エッチングストッパ層が積層されて形成され、前記周辺ＭＯＳトランジスタのサイドウォール形成層と前記第１エッチングストッパ層の積層膜の膜厚は、前記ＤＲＡＭメモリセル領域のワード・トランジスタの最小間隔の１／４以上かつ１／２以下としたことを特徴としている半導体装置である。
【００１６】
本発明の半導体装置は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置において、周辺ＭＯＳトランジスタ領域の不純物拡散領域とゲート電極上とを覆うように第１エッチングストッパ層となる絶縁膜が形成され、前記ＤＲＡＭメモリセルのキャパシタ部の上層もしくはその下層、または前記ＤＲＡＭメモリセルのキャパシタ部の上層およびその下層に第２エッチングストッパ層が形成され、前記周辺ＭＯＳトランジスタの不純物拡散層とゲート電極は、前記第１エッチングストッパ層と前記第２エッチングストッパ層を貫通する電極層により、前記ＤＲＡＭメモリセルのキャパシタ部上層に形成された金属配線層と接続され、前記不純物拡散層の少なくとも一つは、前記電極層が該不純物拡散層と素子分離絶縁膜の境界上に接続され、前記素子分離絶縁膜上に形成された前記電極層の底部の前記不純物拡散層表面からの深さ寸法は、前記不純物拡散層の接合深さ寸法もより短く形成された半導体装置である。
【００１７】
さらに、本発明の他の半導体装置は、前記不純物拡散層の少なくとも一つは、前記電極層が該不純物拡散層と素子分離絶縁膜の境界上に接続され、前記素子分離絶縁膜上に形成された上記電極層の底部の前記不純物拡散層表面からの深さ寸法は、前記第１エッチングストッパ層の厚さ寸法より短く形成された半導体装置である。
【００１８】
さらに、本発明の他の半導体装置は、前記周辺ＭＯＳトランジスタのサイドウォール形成層と前記第１エッチングストッパ層の積層膜の膜厚は、前記ＤＲＡＭメモリセル領域のワード・トランジスタの最小間隔の１／４以上かつ１／２以下とした半導体装置である。
【００１９】
さらに、本発明の他の半導体装置は、前記周辺ＭＯＳトランジスタのサイドウォール形成層と前記第１エッチングストッパ層の積層膜の膜厚は、前記ＤＲＡＭメモリセル領域のワード・トランジスタの最小間隔の１／４以上かつ１／３以下とした半導体装置である。
【００２０】
さらに、本発明の他の半導体装置は、前記周辺ＭＯＳトランジスタのゲート電極の少なくとも一つは、前記第１エッチングストッパ層と前記第２エッチングストッパ層を貫通する電極層が、前記ゲート電極と前記ゲート電極側壁に形成されたサイドウォール絶縁膜の境界上に接続され、前記サイドウォール絶縁膜上に形成された前記電極層の底部の素子分離絶縁膜上面からの深さ寸法は、前記素子分離絶縁膜底部の深さ寸法よりも短く形成された半導体装置である。
【００２１】
本発明の半導体装置は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置において、周辺ＭＯＳトランジスタ領域の不純物拡散領域とゲート電極上とを覆うように第１エッチングストッパ層となる絶縁膜が形成され、前記ＤＲＡＭメモリセルのキャパシタ部の上層もしくはその下層、または前記ＤＲＡＭメモリセルのキャパシタ部の上層およびその下層に第２エッチングストッパ層が形成され、前記第２エッチングストッパ層を貫通して前記ＤＲＡＭメモリセルのビット線に接続される電極層は、少なくとも一つは素子分離絶縁膜上に配置されていて、前記電極層の底部の前記素子分離絶縁膜表面からの深さ寸法は、前記素子分離絶縁膜の厚さ寸法もより短く形成された半導体装置である。
【００２２】
さらに、本発明の他の半導体装置は、前記第２エッチングストッパ層を貫通して前記ＤＲＡＭメモリセルのビット線に接続される電極層は、少なくとも一つは不純物拡散領域上に配置され、前記不純物拡散領域上に配置された前記電極層のうち前記第１エッチングストッパ層を貫通して前記不純物拡散領域に達した電極層の底部の前記不純物拡散領域表面からの深さ寸法は、前記不純物拡散領域の接合深さ寸法より短く形成された半導体装置である。また、前記電極層が接続される前記不純物拡散層の電位と前記ＤＲＡＭメモリセルのビット線の電位とは同電位を有している。
【００２３】
本発明の半導体装置の製造方法は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置の製造方法において、素子分離絶縁膜と素子形成領域が形成された半導体基板上に前記ＤＲＡＭメモリセルのワード・トランジスタと前記周辺ＭＯＳトランジスタを形成する工程と、前記周辺ＭＯＳトランジスタ形成領域の不純物拡散領域とゲート電極上に第１エッチングストッパ層となる絶縁膜が形成する工程と、前記第１エッチングストッパ層上に該第１エッチングストッパ層とは異なる層間絶縁膜により前記ＤＲＡＭメモリセルのワード・トランジスタのスペースを埋め込み平坦化する工程と、前記層間絶縁膜上に第２エッチングストッパ層を形成する工程と、前記第２エッチングストッパ層上に前記ＤＲＡＭメモリセルのキャパシタを形成する工程と、前記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上に開口部を形成し、前記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、前記開口部において第２エッチングストッパ層と前記層間絶縁膜をエッチング除去し、さらに、前記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、前記開口部において前記第１エッチングストッパ層をエッチング除去し、前記開口部の少なくとも一つを、前記不純物拡散層と前記素子分離絶縁膜の境界上に形成し、かつ前記開口部の底部の前記素子分離絶縁膜上面からの深さ寸法は、（ｃ）前記不純物拡散層の接合深さ寸法よりも小さく形成するか、もしくは、（ｄ）前記第１エッチングストッパ層の厚さ寸法よりも小さく形成する工程と、前記開口部内に電極層を形成する工程と、前記電極層と接続される金属配線層を形成する工程とを備えた半導体装置の製造方法である。
【００２４】
さらに、本発明の他の製造方法は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置の製造方法において、素子分離絶縁膜と素子形成領域が形成された半導体基板上に前記ＤＲＡＭメモリセルのワード・トランジスタのゲート電極と前記周辺ＭＯＳトランジスタのゲート電極を形成する工程と、前記ＤＲＡＭメモリセルのワード・トランジスタのゲート電極と前記周辺ＭＯＳトランジスタのゲート電極を覆ってサイドウォール形成層となる絶縁膜を形成し、前記周辺ＭＯＳトランジスタ形成領域のみ前記サイドウォール形成層を異方性エッチングして周辺ＭＯＳトランジスタのゲート側壁にサイドウォールを形成し、かつ前記ＤＲＡＭメモリセル形成領域には前記サイドウォール形成層を残す工程と、前記周辺ＭＯＳトランジスタ形成領域の不純物拡散領域とゲート電極上に第１エッチングストッパ層となる絶縁膜を、前記サイドウォール形成層と前記第１エッチングストッパ層の積層膜の膜厚が前記ＤＲＡＭメモリセルのワード・トランジスタの最小間隔の１／４以上かつ１／２以下の膜厚で形成する工程と、前記第１エッチングストッパ層上に該第１エッチングストッパ層とは異なる層間絶縁膜により前記ＤＲＡＭメモリセルのワード・トランジスタのスペースを埋め込み平坦化する工程と、前記層間絶縁膜上に第２エッチングストッパ層を形成する工程と、前記第２エッチングストッパ層上に前記ＤＲＡＭメモリセルのキャパシタを形成する工程と、前記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上に開口部を形成し、前記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、前記開口部において第２エッチングストッパ層と前記層間絶縁膜をエッチング除去し、さらに、前記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、前記開口部において前記第１エッチングストッパ層をエッチング除去する工程と、前記開口部内に電極層を形成する工程と、前記電極層と接続される金属配線層を形成する工程とを備えた半導体装置の製造方法である。
【００２５】
さらに、本発明の他の製造方法は、前記第１エッチングストッパ層となる絶縁膜を、前記サイドウォール形成層と前記第１エッチングストッパ層の積層膜の膜厚が前記ＤＲＡＭメモリセルのワード・トランジスタの最小間隔の１／４以上かつ１／３以下の膜厚で形成することを特徴とする半導体装置の製造方法である。
【００２６】
さらに、本発明の他の製造方法は、前記開口部の少なくとも一つを、前記ゲート電極と前記サイドウォール絶縁膜の境界上に形成し、かつ前記サイドウォール絶縁膜上に形成された開口部の底部の前記素子分離絶縁膜上面からの深さ寸法は、前記素子分離絶縁膜の深さ寸法よりも小さく形成することを特徴とする半導体装置の製造方法である。
【００２７】
さらに、本発明の他の製造方法は、前記第２エッチングストッパ層上に前記ＤＲＡＭメモリセルのキャパシタを形成する工程と、前記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上でかつ前記周辺ＭＯＳトランジスタのゲート電極に第１の開口部を形成し、前記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、前記第１の開口部において第２エッチングストッパ層と前記層間絶縁膜をエッチング除去し、さらに、前記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、前記第１の開口部において前記第１エッチングストッパ層をエッチング除去する工程と、前記キャパシタ上に形成した絶縁膜を該絶縁膜上でかつ前記周辺ＭＯＳトランジスタの不純物拡散領域上に第２の開口部を形成し、前記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、前記第２の開口部において前記第２エッチングストッパ層と前記層間絶縁膜をエッチング除去し、さらに前記エッチングストッパ層上で一旦エッチングを停止させる工程と、前記第２の開口部において前記第１エッチングストッパ層をエッチング除去する工程と、前記第１の開口部内および第２の開口部内に電極層を形成する工程と、前記電極層と接続される金属配線層を形成する工程とを備えた半導体装置の製造方法である。
【００２８】
さらに、本発明の他の製造方法は、前記第２エッチングストッパ層上に等方性エッチングにより除去可能な絶縁膜を形成する工程と、前記等方性エッチングにより除去可能な絶縁膜に選択的に開口部を形成して、ガイド開口部内に前記ＤＲＡＭメモリセルのキャパシタ下部電極を形成する工程と、前記第２のエッチングストッパ層を等方性エッチングのストッパとして前記等方性エッチングにより除去可能な絶縁膜を除去する工程と、記キャパシタ下部電極上にキャパシタ誘電体膜とキャパシタ上部電極を形成する工程と、前記キャパシタ上部電極上に絶縁膜を形成する工程と、該絶縁膜上に開口部を形成し、前記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、前記開口部において第２エッチングストッパ層と前記層間絶縁膜をエッチング除去し、さらに、前記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、前記開口部において前記第１エッチングストッパ層をエッチング除去する工程と、前記開口部内に電極層を形成する工程と、前記電極層と接続される金属配線層を形成する工程とを備えた半導体装置の製造方法である。
【００２９】
さらに、本発明の他の製造方法は、前記第２エッチングストッパ層の前記ＤＲＡＭメモリセルの不純物拡散領域に接続する電極層上に開口部を形成する工程と、前記開口部側壁にサイドウォールを形成し、該開口部よりもコンタクトホール計の小さいエッチング・マスクを形成し、前記ＤＲＡＭメモリセルも不純物拡散領域に接続する電極層上に開口部を形成する工程と、前記開口部を介して電極ＤＲＡＭメモリセルの不純物拡散領域に接続されるＤＲＡＭキャパシタを形成する工程と、前記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上に開口部を形成し、前記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、前記開口部において第２エッチングストッパ層と前記層間絶縁膜をエッチング除去し、さらに、前記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、前記開口部において前記第１エッチングストッパ層をエッチング除去する工程と、前記開口部内に電極層を形成する工程と、前記電極層と接続される金属配線層を形成する工程とを備えた半導体装置の製造方法である。
【００３０】
さらに、本発明の他の製造方法は、前記ＤＲＡＭメモリセルのキャパシタ下部電極上にキャパシタ誘電体膜とキャパシタ上部電極を形成し、前記キャパシタ上部電極のエッチング加工時に前記第２エッチングストッパ層の少なくとも一部を除去する工程と、前記ＤＲＡＭメモリセルのキャパシタ下部電極上に第３エッチングストッパ層を形成する工程と、前記第３のエッチングストッパ層上に絶縁膜を形成する工程と、該絶縁膜上に開口部を形成し、前記第３エッチングストッパ層上で一旦エッチングを停止させる工程と、前記開口部において第３エッチングストッパ層と前記層間絶縁膜をエッチング除去し、さらに、前記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、前記開口部において前記第１エッチングストッパ層をエッチング除去する工程と、前記開口部内に電極層を形成する工程と、前記電極層と接続される金属配線層を形成する工程とを備えた半導体装置の製造方法である。
【００３１】
〔作用〕ＤＲＡＭセルとロジックを混載した半導体装置（ＬＳＩデバイス）とその製造方法において、ＤＲＡＭセルの上層に形成した金属配線層から半導体基板上に形成された不純物拡散層とゲート電極に接続するコンタクトをＤＲＡＭメモリセルのキャパシタ形成層下に形成した第２エッチングストッパ層で一旦止め、かつ、不純物拡散層とゲート電極上に形成した第１エッチングストッパ層でエッチングを止めることにより半導体基板のオーバエッチングを抑制して接合リークを抑える。
【００３２】
ＤＲＡＭセルの上層に形成した金属配線層から半導体基板上に形成された不純物拡散層とゲート電極に接続するコンタクトをＤＲＡＭメモリセルのキャパシタ形成層下に形成した第２のエッチングストッパ層で一旦止める。これにより、層間絶縁膜の膜厚ばらつきを一旦リセットできる。残りの層間絶縁膜の膜厚がより均一で、かつ、薄くなるので不純物拡散層とゲート電極上に形成した第１エッチングストッパ層は第２エッチングストッパ層よりもより薄く形成できる。したがって、第１エッチングストッパ層を形成するＤＲＡＭセルの埋め込みにおいて、ＤＲＡＭセルで特にワード・トランジスタ間の埋め込み層間絶縁膜のボイド（空洞）の発生を防止できる。
【００３３】
ＤＲＡＭセル下に形成するエッチングストッパは、ＤＲＡＭセルのキャパシタと基板とを接続するコンタクトを形成する際のエッチング・マスクと兼用することが可能である。さらにＤＲＡＭセル下のエッチングストッパはシリンダー型キャパシタ形成時のエッチングストッパとも兼用が可能である。
【図面の簡単な説明】
【００３４】
【図１】本発明に係る一実施の形態の要部を示す概略構成断面図である。
【図２】本発明に係る一実施の形態の要部を示す概略構成断面図である。
【図３】本発明に係る一実施の形態の要部を示す概略構成断面図および平面レイアウト図である。
【図４】本発明に係る一実施の形態の要部を示す概略構成断面図および平面レイアウト図である。
【図５】本発明の一実施の形態に基づく工程途中の装置断面図（工程１）である。
【図６】本発明の一実施の形態に基づく工程途中の装置断面図（工程２）である。
【図７】本発明の一実施の形態に基づく工程途中の装置断面図（工程３）である。
【図８】本発明の一実施の形態に基づく工程途中の装置断面図（工程４）である。
【図９】本発明の一実施の形態に基づく工程途中の装置断面図（工程５）である。
【図１０】本発明の一実施の形態に基づく工程途中の装置断面図（工程６）である。
【図１１】本発明の一実施の形態に基づく工程途中の装置断面図（工程７）である。
【図１２】本発明の一実施の形態に基づく工程途中の装置断面図（工程８）である。
【図１３】本発明の一実施の形態に基づく工程途中の装置断面図（工程９）である。
【図１４】本発明の一実施の形態に基づく工程途中の装置断面図（工程１０）である。
【図１５】本発明の一実施の形態に基づく工程途中の装置断面図（工程１１）である。
【図１６】本発明の一実施の形態に基づく工程途中の装置断面図（工程１２）である。
【図１７】本発明の一実施の形態に基づく工程途中の装置断面図（工程１３）である。
【図１８】本発明の一実施の形態に基づく工程途中の装置断面図（工程１４）である。
【図１９】本発明の一実施の形態に基づく工程途中の装置断面図（工程１５）である。
【図２０】本発明の一実施の形態に基づく工程途中の装置断面図（工程１６）である。
【図２１】本発明の一実施の形態に基づく工程途中の装置断面図（工程１７）である。
【図２２】本発明の一実施の形態に基づく工程途中の装置断面図（工程１８）である。
【図２３】本発明の一実施の形態に基づく工程途中の装置断面図（工程１９）である。
【図２４】本発明の一実施の形態に基づく工程途中の装置断面図（工程２０）である。
【図２５】本発明の一実施の形態に基づく工程途中の装置断面図（工程２１）である。
【図２６】本発明の一実施の形態に基づく工程途中の装置断面図（工程２２）である。
【図２７】本発明の一実施の形態に基づく工程途中の装置断面図（工程２３）である。
【図２８】本発明の一実施の形態に基づく工程途中の装置断面図（工程２４）である。
【図２９】本発明の一実施の形態に基づく工程途中の装置断面図（工程２５）である。
【図３０】本発明の一実施の形態に基づく工程途中の装置断面図（工程２６）である。
【図３１】本発明の一実施の形態に基づく工程途中の装置断面図（工程２７）である。
【図３２】本発明の一実施の形態に基づく工程途中の装置断面図（工程２８）である。
【図３３】本発明の一実施の形態に基づく工程途中の装置断面図（工程２９）である。
【図３４】メモリセルワードトランジスタ間隔と、ボイド発生起因のコンタクト不良発生率およびエッチングストッパ膜厚不足による接合リークによる不良発生率との関係を示す図である。
【図３５】本発明の構成において、不純物拡散層の少なくとも一つが、電極層が不純物拡散層と素子分離絶縁膜の境界上に接続された場合の接合リーク低減効果を示す図である。
【図３６】本発明の構成において、エッチングストッパ層を貫通する電極層がゲート電極とゲート電極側壁に形成されたサイドウォール絶縁膜の境界上に接続された場合の素子分離絶縁膜掘れ量低減効果を示す図である。
【図３７】従来技術の問題点の説明図である。
【図３８】従来技術の問題点の説明図である。
【図３９】従来技術の問題点の説明図である。
【発明を実施するための形態】
【００３５】
本発明の半導体装置に係る実施の形態の一例を、図１ないし図３はよって説明する。本発明の半導体装置は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有するものであり、図１では周辺ＭＯＳトランジスタの要部の概略構成断面図を示す。
【００３６】
図１に示すように、半導体基板１０１には素子分離絶縁膜１０２によって分離された素子形成領域にＤＲＡＭメモリセルと周辺ＭＯＳトランジスタが形成されている。上記周辺ＭＯＳトランジスタ領域のゲート電極１１１上と不純物拡散領域１１３とを覆うように絶縁膜からなる第１エッチングストッパ層１２１が形成されている。この第１のエッチングストッパ層１２１は例えばシリコン窒化膜からなる。また、ＤＲＡＭメモリセルのキャパシタ部の上層には第２エッチングストッパ層１２２が、例えばシリコン窒化膜で形成されている。上記第２エッチングストッパ層１２２は、図示はしないが、ＤＲＡＭメモリセルのキャパシタ部の下層、またはＤＲＡＭメモリセルのキャパシタ部の上層およびその下層に形成してもよい。なお、上記ＤＲＡＭメモリセルや上記周辺ＭＯＳトランジスタの各層間には層間絶縁膜１０３が形成されている。
【００３７】
上記周辺ＭＯＳトランジスタの不純物拡散層１１３は、第２エッチングストッパ層１２２と第１エッチングストッパ層１２１を貫通する電極層１３１により、ＤＲＡＭメモリセルのキャパシタ部上層に形成された金属配線層（図示せず）と接続されている。図示はしないが、上記周辺ＭＯＳトランジスタのゲート電極は、第２エッチングストッパ層１２２と第１エッチングストッパ層１２１を貫通する電極層により、ＤＲＡＭメモリセルのキャパシタ部上層に形成された金属配線層と接続されている。
【００３８】
上記不純物拡散層の少なくとも一つの不純物拡散層１１３は、電極層１３１が該不純物拡散層１１３と素子分離絶縁膜１０２の境界上に接続されている。その素子分離絶縁膜１０２上に形成された電極層１３１の底部の不純物拡散層１１３表面からの深さ寸法ｔS は、不純物拡散層１１３の接合深さ寸法ｔJ もより短く形成されている。
【００３９】
上記第１エッチングストッパ層１２１は上記不純物拡散層１１３よりも薄く形成されるものであるから、素子分離絶縁膜１０２上に形成された電極層１３１の底部の不純物拡散層１１３表面からの深さ寸法ｔS は、第１エッチングストッパ層１２１の厚さｔ1 もより短く形成されてもよい。
【００４０】
次に、本発明の半導体装置に係る実施の形態の一例を、図２よって説明する。本発明の半導体装置は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有するものであり、図２では周辺ＭＯＳトランジスタの要部の概略構成断面図を示す。
【００４１】
図２に示すように、半導体基板１０１には素子分離絶縁膜１０２によって分離された素子形成領域にＤＲＡＭメモリセルと周辺ＭＯＳトランジスタが形成されている。上記周辺ＭＯＳトランジスタ領域のゲート電極１１１上、このゲート電極１１１の側壁に形成されたサイドウォール１１５上、不純物拡散領域（図示せず）上等を覆うように絶縁膜からなる第１エッチングストッパ層１２１が形成されている。この第１のエッチングストッパ層１２１は例えばシリコン窒化膜からなる。また、ＤＲＡＭメモリセルのキャパシタ部の上層には第２エッチングストッパ層１２２が、例えばシリコン窒化膜で形成されている。上記第２エッチングストッパ層１２２は、図示はしないが、ＤＲＡＭメモリセルのキャパシタ部の下層、またはＤＲＡＭメモリセルのキャパシタ部の上層およびその下層に形成してもよい。なお、上記ＤＲＡＭメモリセルや上記周辺ＭＯＳトランジスタの各層間には層間絶縁膜１０３が形成されている。
【００４２】
上記ＤＲＡＭメモリセル領域のワード・トランジスタ（図示せず）上には、周辺ＭＯＳトランジスタのサイドウォール形成層と第１エッチングストッパ層１２１が積層されて形成されている。上記周辺ＭＯＳトランジスタのゲート電極の少なくとも一つのゲート電極１１１は、電極層１３１が該ゲート電極１１１と上記サイドウォール形成層からなるサイドウォール絶縁膜１１５の境界上に接続されている。そのサイドウォール絶縁膜１１５上に形成された電極層１３１の底部の素子分離絶縁膜１０２上面からの深さ寸法ｔS は、素子分離絶縁膜１０２底部の深さ寸法ｔL もより短く形成されている。
【００４３】
上記図１、図２によって説明した半導体装置では、金属配線層から半導体基板１０１上に形成された不純物拡散層１１３、ゲート電極１１１等に接続するコンタクトを第２エッチングストッパ層１２２で一旦止め、かつ、不純物拡散層１１３、ゲート電極１１１等を覆う第１エッチングストッパ層１２１でエッチングを止めることにより形成することが可能となるので、半導体基板１０１のオーバエッチングが抑制されて接合リークが抑えられた構造となる。
【００４４】
また、上記各半導体装置においては、上記周辺ＭＯＳトランジスタのサイドウォール形成層と上記第１エッチングストッパ層１２１の積層膜の膜厚は、上記ＤＲＡＭメモリセル領域のワード・トランジスタの最小間隔の１／４以上かつ１／２以下、好ましくは、１／４以上かつ１／３以下としてある。
【００４５】
上記説明したように、第２エッチングストッパ層１２２が形成されていることから、ＤＲＡＭセルの上層に形成した金属配線層から半導体基板上に形成された不純物拡散層とゲート電極に接続するコンタクトを形成する際にエッチングが第２エッチングストッパ層で一旦止まる。これにより、層間絶縁膜の膜厚ばらつきを一旦リセットできる。残りの層間絶縁膜の膜厚がより均一で、かつ、薄くなるので第１エッチングストッパ層１２１は第２エッチングストッパ層１２２よりもより薄く形成できる。したがって、第１エッチングストッパ層１２１を形成するＤＲＡＭセルの埋め込みにおいて、ＤＲＡＭメモリセルで特にワード・トランジスタ間の埋め込み層間絶縁膜のボイド（空洞）の発生を防止できる。
【００４６】
また、ＤＲＡＭセル下に形成するエッチングストッパは、ＤＲＡＭセルのキャパシタと半導体基板１０１とを接続するコンタクトを形成する際のエッチング・マスクと兼用することが可能である。さらにＤＲＡＭセル下のエッチングストッパはシリンダー型キャパシタ形成時のエッチングストッパとも兼用が可能である。
【００４７】
さらに、上記ＤＲＡＭメモリセル領域の第１エッチングストッパ層１２１上には熱処理により流動可能な酸化膜を層間絶縁膜として形成することにより、特にワード・トランジスタ間の埋め込み層間絶縁膜のボイド（空洞）の発生を防止できる。
【００４８】
次に、本発明の半導体装置に係る実施の形態の一例を、図３よって説明する。本発明の半導体装置は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有するものであり、図３ではＤＲＡＭメモリセルビットコンタクトの要部を示し、（Ａ）図に概略構成断面図を示し、（Ｂ）図に平面レイアウト図を示す。
【００４９】
図３に示すように、半導体基板１０１には素子分離絶縁膜１０２によって分離された素子形成領域にＤＲＡＭメモリセルと周辺ＭＯＳトランジスタが形成されている。上記周辺ＭＯＳトランジスタ上を覆うように絶縁膜からなる第１エッチングストッパ層１２１が形成されている。この第１のエッチングストッパ層１２１は例えばシリコン窒化膜からなる。また、ＤＲＡＭメモリセル領域にはビット線１４１が形成されている。さらにＤＲＡＭメモリセルのキャパシタ部の上層には第２エッチングストッパ層１２２が、例えばシリコン窒化膜で形成されている。上記第２エッチングストッパ層１２２は、図示はしないが、ＤＲＡＭメモリセルのキャパシタ部の下層、またはＤＲＡＭメモリセルのキャパシタ部の上層およびその下層に形成してもよい。なお、上記ＤＲＡＭメモリセルや上記周辺ＭＯＳトランジスタの各層間には層間絶縁膜１０３が形成されている。
【００５０】
さらに、第２エッチングストッパ層１２２を貫通して上記ＤＲＡＭメモリセル領域のビット線１４１に接続される電極層１３１が素子分離絶縁膜１０２上に配置されている。この電極層１３１は、本来、設計通りに形成されるならば、ビット線１４１上にのみ形成される。しかしながら、露光時の合わせずれ、加工誤差等により、図示されているように、ビット線１４１上よりはみ出して電極層１３１が接続される場合がある。このような構成であってもコンタクトが取れるような構成では、上記説明したように電極層１３１が素子分離絶縁膜１０２上に配置され、この電極層１３１の底部の素子分離絶縁膜１０２上面からの深さ寸法ｔSは、素子分離絶縁膜１０２底部の深さ寸法ｔL もより短く形成されている。
【００５１】
次に、本発明の半導体装置に係る実施の形態の一例を、図４よって説明する。本発明の半導体装置は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有するものであり、図４ではＤＲＡＭメモリセルビットコンタクトの要部を示し、（Ａ）図に概略構成断面図を示し、（Ｂ）図に平面レイアウト図を示す。
【００５２】
図４に示すように、半導体基板１０１には素子分離絶縁膜１０２によって分離された不純物拡散領域１０５が形成されている。上記周辺ＭＯＳトランジスタ上を覆うように絶縁膜からなる第１エッチングストッパ層１２１が形成されている。この第１のエッチングストッパ層１２１は例えばシリコン窒化膜からなる。また、ＤＲＡＭメモリセル領域にはビット線１４１が形成されている。さらにＤＲＡＭメモリセルのキャパシタ部の上層には第２エッチングストッパ層１２２が、例えばシリコン窒化膜で形成されている。上記第２エッチングストッパ層１２２は、図示はしないが、ＤＲＡＭメモリセルのキャパシタ部の下層、またはＤＲＡＭメモリセルのキャパシタ部の上層およびその下層に形成してもよい。なお、上記ＤＲＡＭメモリセルや上記周辺ＭＯＳトランジスタの各層間には層間絶縁膜１０３が形成されている。
【００５３】
さらに、第２エッチングストッパ層１２２を貫通して上記ＤＲＡＭメモリセル領域のビット線１４１に接続される電極層１３１が素子分離絶縁膜１０２上に配置されている。この電極層１３１は、本来、設計通りに形成されるならば、ビット線１４１上にのみ形成される。しかしながら、露光時の合わせずれ、加工誤差等により、図示されているように、ビット線１４１上よりはみ出して電極層１３１が接続される場合がある。このような構成であってもコンタクトが取れるような構成とするには、電極層１３１が上記ビット線１４１と同電位の不純物拡散領域１０５上に配置され、この電極層１３１の底部の不純物拡散領域１０５上面からの深さ寸法ｔS は、不純物拡散領域１０５の接合深さ寸法ｔJ より短く形成されている。
【００５４】
上記図３、図４によって説明した半導体装置では、ビットコンタクトを第２エッチングストッパ層１２２で一旦止め、かつ、ビット線１４１をはみ出して形成された場合であっても、第１エッチングストッパ層１２１でエッチングを止めることが可能となるので、半導体基板１０１のオーバエッチングが抑制されて接合リークが抑えられた構造となる。
【００５５】
また、図３によって示した半導体装置では、電極層１３１が上記ビット線１４１と同電位の不純物拡散領域１０５上に配置され、この電極層１３１の底部の不純物拡散領域１０５上面からの深さ寸法ｔS は、不純物拡散領域１０５の接合深さ寸法ｔJ より短く形成されていることから、半導体基板１０１までビットコンタクトが突き抜けて形成されることはなく、したがって、電極層１３１は少なくとも不純物拡散領域１０５中で止まった状態で形成される。しかも、不純物拡散領域１０５はビット線１４１と同電位となっていることから、たとえビットコンタクトが不純物拡散総理１０５に接続されても、電気的影響はない。
【００５６】
また、図４によって示した半導体装置では、電極層１３１が素子分離絶縁膜１０２上に配置され、この電極層１３１の底部の素子分離絶縁膜１０２上面からの深さ寸法ｔS は、素子分離絶縁膜１０２底部の深さ寸法ｔL もより短く形成されていることから、半導体基板１０１までビットコンタクトが突き抜けて形成されることはなく、したがって、電極層１３１は少なくとも素子分離絶縁膜１０２中で止まった状態で形成される。
【００５７】
次に、本発明の半導体装置の製造方法に係る実施の形態の一例を以下に説明する。図５ないし図３３は、本発明の一実施態様に基づく工程途中の装置断面図であり、図５から順に工程（１）から工程（２９）まで製造途中の断面を模式的に表す。
【００５８】
図５に示すように、Ｐ型のシリコン基板１に例えば５０ｎｍ〜２００ｎｍ（ここでは一例として１００ｎｍ）のシリコン酸化膜２を形成した後、ＣＶＤ（化学的気相成長）法を用いてシリコン窒化膜３を例えば１００ｎｍ〜２００ｎｍ（ここでは一例として１５０ｎｍ）の膜厚で重ねて形成する。シリコン酸化膜２はシリコン窒化膜３とシリコン基板１の間の応力を緩和するために形成する。シリコン窒化膜３のＭＯＳトランジスタ等の素子形成領域上に選択的にフォトレジスト・パターン（図示せず）を形成する。シリコン窒化膜３、シリコン酸化膜２、シリコン基板１を順次エッチングして半導体素子分離領域となる溝部４を形成する。溝部４の深さは例えば２５０ｎｍ〜５００ｎｍ（ここでは一例として３５０ｎｍ）の深さに設定する。
【００５９】
図６に示すように、溝部４としシリコン窒化膜３を覆って、例えばＨＤＰ（高密度プラズマ）ＣＶＤ（化学的気相成長）法によるシリコン酸化膜５を例えば５００ｎｍ〜１０００ｎｍ（ここでは一例として７５０ｎｍ）の膜厚で形成する。シリコン酸化膜５形成前に応力緩和を目的とした例えば５０ｎｍ〜２００ｎｍ（ここでは一例として１００ｎｍ）程度のシリコン酸化膜（図示せず）を熱酸化法により形成してもよい。
【００６０】
図７に示すように、ＣＭＰ（化学的機械研磨）を用いて、素子分離領域となる溝部に埋め込んだシリコン酸化膜５を研磨して平坦化する。研磨後、シリコン窒化膜３とシリコン酸化膜２をエッチング除去する。本実施態様では、素子分離領域を溝部への埋め込み法で形成したが、従来から用いられているＬＯＣＯＳ法（選択酸化法）を用いてもよい。
【００６１】
図８に示すように、例えば５０ｎｍ〜２００ｎｍ（ここでは一例として１００ｎｍ）のシリコン酸化膜を酸化法により形成（図示せず）する。このシリコン酸化膜はいわゆる犠牲酸化膜として形成されるもので、この後、図８に示すイオン注入が実施された後に全て除去される。Ｐ型半導体基板１のＤＲＡＭメモリセル形成領域にＮ型不純物として例えばリンを高エネルギーで注入して、Ｎウエル領域６を形成し、そのＮウエル領域６の内側にボロンをイオン注入してＰウエル領域７を形成する。同時に、メモリセルの周辺に設けられるもので、メモリ機能と接続するロジック回路として機能する周辺ＭＯＳ形成領域にもＮウエル領域とＰウエル領域を形成する。さらにＮチャネルＭＯＳトランジスタ、ＰチャネルＭＯＳトランジスタ、ＤＲＡＭメモリセルのワード・トランジスタのしきい値電圧を決定するイオン注入を行う。
【００６２】
図９に示すように、５０ｎｍ〜２００ｎｍ（ここでは一例として１００ｎｍ）のシリコン酸化膜（犠牲酸化膜）を除去した後、ゲート酸化膜を２〜１０ｎｍの厚さで形成する。このときトランジスタの用途に合わせてゲート酸化膜の膜厚を作り分ける。例えば、高電流駆動能力かつ低オフ電流が要求される周辺ＭＯＳトランジスタ形成領域では２ｎｍ〜５ｎｍ（ここでは一例として３ｎｍ）の薄膜ゲート酸化膜を形成する。一方、高電圧動作を要求される周辺ＭＯＳトランジスタ形成領域では５ｎｍ〜１０ｎｍ（ここでは一例として６ｎｍ）の厚膜ゲート酸化膜を形成する。ＤＲＡＭメモリセルのワード・トランジスタはセルのデータ保持能力に合わせたゲート酸化膜を設定することができる。このゲート酸化膜の作り分けは、より厚いゲート酸化膜を全面に形成した後に、薄いゲート酸化膜を形成する領域のゲート酸化膜を選択的にエッチング除去して再度酸化することにより形成できる。
【００６３】
ゲート電極としてポリシリコン層やアモルファス・シリコン層を５０ｎｍ〜１５０ｎｍ（ここでは一例として１００ｎｍ）の膜厚でＣＶＤ法やスパッタリングで形成する。この際、ＮチャネルＭＯＳトランジスタ、ＰチャネルＭＯＳトランジスタをいずれも表面チャネルのＭＯＳで形成するデュアル・ゲート構造を採用する場合は、ＮチャネルＭＯＳトランジスタ形成領域にはＮ型の不純物として例えばリンをイオン注入し、ＰチャネルＭＯＳトランジスタ形成領域には例えばボロンをイオン注入する。ポリシリコン層またはアモルファス・シリコン層上に高融点金属シリサイド層である例えばタングステン・シリサイド層を５０ｎｍ〜１５０ｎｍ（ここでは一例として１００ｎｍ）の膜厚でＣＶＤ法やスパッタリングで形成する。
【００６４】
次にＤＲＡＭメモリセルの自己整合的コンタクトを形成する際のオフセット膜となる例えばシリコン窒化膜またはシリコン酸化膜を１００ｎｍ〜２００ｎｍ（ここでは一例として１５０ｎｍ）の膜厚でＣＶＤ法により形成する。ゲート電極パターンを形成するためのフォトレジスト・パターンを形成後、異方性エッチングによりオフセット膜と高融点金属シリサイド層とポリシリコン層またはアモルファス・シリコン層を順次エッチングしてゲート電極８パターンを形成する。
【００６５】
図１０に示すように、周辺ＭＯＳトランジスタ形成領域にＬＤＤ（ライトリー・ドープト・ドレイン）不純物拡散層９を形成する。ＮチャネルＭＯＳトランジスタ形成領域にはＮ型の不純物例えば砒素をイオン注入し、ＰチャネルＭＯＳトランジスタ形成領域には例えばボロン（ＢＦ2+）をイオン注入する。チャネル領域とＬＤＤ不純物拡散層９の間にポケット・イオン注入を行うことにより短チャネル効果を抑制することができる。例えば、ＮチャネルＭＯＳトランジスタ形成領域にはＰ型の不純物例えばボロンをイオン注入し、ＰチャネルＭＯＳトランジスタ形成領域には例えば砒素をイオン注入する。
【００６６】
図１１に示すように、一旦基板の全面にシリコン窒化膜を例えば４０ｎｍ〜１００ｎｍ（ここでは一例として６０ｎｍ）の厚さに形成する。次に、周辺ＭＯＳトランジスタ形成領域にのみ開口部が形成されたフォトレジスト・パターン（図示せず）を形成する。次に、全面に異方性エッチングを行って不要なシリコン窒化膜を除去し、周辺ＭＯＳトランジスタ形成領域のゲート電極側壁にシリコン窒化膜のサイドウォール層１０を形成する。
【００６７】
図１２に示すように、周辺ＭＯＳトランジスタ形成領域にソース・ドレイン不純物拡散層１１を形成する。ＮチャネルＭＯＳトランジスタ形成領域にはＮ型の不純物例えば砒素をイオン注入し、ｐチャネルＭＯＳトランジスタ形成領域には例えばボロンをイオン注入する。ＤＲＡＭメモリセル形成領域のワード・トランジスタとして例えばＮチャネルＭＯＳトランジスタを形成するためにＮ型の不純物例えばリンをイオン注入する。次に、シリコン基板上にコバルト層とチタン窒化膜を順次スパッタリングにより形成し、熱処理により、自己整合的にサイドウォール・シリコン窒化膜開口部にコバルト・シリサイド層１２を形成する。サイドウォール・シリコン窒化膜上とオフセット膜上の未反応のコバルト層（図示せず）を除去する。
【００６８】
図１３に示すように、全面に第１エッチングストッパ層となるシリコン窒化膜（図示せず）を１０ｎｍ〜５０ｎｍ（ここでは一例として２０ｎｍ）２０ｎｍの厚さに形成する。このときのシリコン窒化膜と下層のサイドウォールを形成した２０ｎｍ〜１００ｎｍ（ここでは一例として８０ｎｍ）シリコン窒化膜サイドウォール層の積層膜厚合計は、３０ｎｍ〜１５０ｎｍ（ここでは一例として１００ｎｍ）になる。第１エッチングストッパ層となるシリコン窒化膜と下層のサイドウォールを形成したシリコン窒化膜の積層膜厚合計をＤＲＡＭメモリセル形成領域のワード・トランジスタ間距離である１２０ｎｍ〜４５０ｎｍの１／４以上１／２以下、さらに効果を上げるためには１／４以上１／３以下にすることが望ましい。第１エッチングストッパ層となるシリコン窒化膜と下層のサイドウォールを形成したシリコン窒化膜の積層膜厚合計をＤＲＡＭメモリセル形成領域のワード・トランジスタ間距離の１／４以上１／２以下、さらに効果を上げるためには１／４以上１／３以下にすることによる効果を図３４に示す。
【００６９】
図３４に示すように、ＤＲＡＭメモリセル形成領域のワード・トランジスタ間距離に対する、第１エッチングストッパ層となるシリコン窒化膜と下層のサイドウォールを形成したシリコン窒化膜の積層膜厚合計の割合を横軸に示し、縦軸にＤＲＡＭメモリセル形成領域のワード・トランジスタ間の埋め込み平坦化膜に発生するボイドによるコンタクト不良発生率と第１エッチングストッパ層の膜厚不足による接合リークによる不良発生率、通常、不良発生率は第１エッチングストッパ層の膜厚の絶対量で決まる。しかし、本発明で定義しているのは、第１エッチングストッパ層となるシリコン窒化膜と下層のサイドウォールを形成したシリコン地下膜の積層膜厚合計であるので、ワード・トランジスタ間距離である１２０ｎｍ〜４５０ｎｍに対しては、その１／４以上が必要という相関関係が見られる。
【００７０】
図１４に示すように、第１エッチングストッパ層上に５００ｎｍ〜１０００ｎｍ（ここでは一例として１０００ｎｍ）程度の第１の層間絶縁膜１３となるＢＰＳＧ（ホウ素リンシリケートガラス）層をＣＶＤ法により形成し、前記第１の層間絶縁膜に６５０℃〜８００℃（ここでは一例として７００℃）の熱処理を加えてリフローすることにより平坦化する。このときＤＲＡＭメモリセル形成領域に形成した第１エッチングストッパ層となるシリコン窒化膜と下層のサイドウォールを形成したシリコン窒化膜の積層膜厚合計は最適な膜厚に設定されているので、前記第１の層間絶縁膜１３であるＢＰＳＧ膜の平坦化においてボイドが発生することは無い。
【００７１】
この第１の層間絶縁膜はＨＤＰ（高密度プラズマ）ＣＶＤ膜でもＳＯＧ（スピン・オン・グラス；塗布シリコン酸化膜）でも実施可能である。次にＣＭＰ（化学的機械研磨）により第１の層間絶縁膜１３であるＢＰＳＧ層を２００ｎｍ〜９００ｎｍ（ここでは一例として４００ｎｍ）の厚さ分だけ研磨してさらに平坦化する。このときの平坦化は全面エッチバック等の技術を用いてもよい。
【００７２】
図１５に示すように、ＤＲＡＭメモリセル形成領域の第１の層間絶縁膜１３に選択的にフォトレジスト開口パターンを形成し、第１エッチングストッパ層となるシリコン窒化膜と下層のサイドウォールを形成したシリコン窒化膜の積層膜厚と選択比の取れるエッチングで一旦エッチングを止め、続いてシリコン窒化膜の積層膜をエッチングしてＤＲＡＭメモリセルのワード線間に自己整合的にコンタクトホール１４を形成する。この工程は、従来から一般的に用いられている自己整合コンタクト技術を用いて行う。
【００７３】
コンタクトホール１４内にポリシリコン層またはアモルファス・シリコン層を形成して、ＣＭＰによりコンタクトホール内のみに第１のシリコン電極層１５を残す。本実施の形態では、ＣＭＰによる形成方法を用いたが、選択成長技術やエッチバックを用いてコンタクトホール１４内に第１のシリコン電極層１５を残してもよい。第１のシリコン電極層１５に不純物を導入する方法は、第１のシリコン電極層１５のＣＶＤと同時に導入しても、ＣＶＤ後のイオン注入により導入してもよい。本実施の形態では、ＤＲＡＭメモリセルのＮチャネルＭＯＳで形成されるワード・トランジスタの不純物拡散層と接続する第１のシリコン電極層１５を形成するのでＮ型の不純物であるリンを第１のシリコン電極層１５に導入する。
【００７４】
図１６に示すように、シリコン酸化膜からなる第２の層間絶縁膜１６を５０ｎｍ〜２００ｎｍ（ここでは一例として１００ｎｍ）の膜厚で形成したのち、ＤＲＡＭメモリセル形成領域に形成した第１のシリコン電極層のうちビットコンタクトに相当する第１のシリコン電極層の上に選択的に開口部を形成し、開口部を介して第１のシリコン電極層と接続されるビット線１７を形成する。本実施の形態ではビット線１７として５０ｎｍ〜２００ｎｍ（ここでは一例として１５０ｎｍ）の膜厚のタングステンおよび膜厚５０ｎｍのＴｉＮバリアメタルの積層配線を用いたが、他の高融点金属や高融点金属シリサイド層とポリシリコンを積層させたポリサイド構造の配線を用いてもよい。また、ビット線は公知技術であるトリミング技術を用いてフォトリソグラフィーの解像限界以下の線幅に形成してもよい。
【００７５】
図１７に示すように、シリコン酸化膜からなる第３の層間絶縁膜１８を５００ｎｍ〜１５００ｎｍ（ここでは一例として１０００ｎｍ）の膜厚で形成した後、ＣＭＰ、全面エッチバック等の技術を用いて平坦化する。次に第２エッチングストッパ層１９となるシリコン窒化膜を５０ｎｍ〜５００ｎｍ（ここでは一例として３００ｎｍ）の膜厚で形成する。このとき第２エッチングストッパ層１９は下層に形成した第１エッチングストッパ層よりも厚く形成できる。
【００７６】
ＤＲＡＭメモリセル形成領域に形成した第１のシリコン電極層のうちキャパシタ電極に接続する第１のシリコン電極層の上におけるシリコン窒化膜に、開口部を選択的に形成する。開口部を覆って第４層間絶縁膜と第２エッチングストッパ層とエッチング選択比の取れる材料例えばポリシリコン層やアモルファス・シリコン層を５０ｎｍ〜２００ｎｍ（ここでは一例として８０ｎｍ）の膜厚で全面に形成する。ポリシリコン層やアモルファス・シリコン層を異方性エッチングして第２のエッチングストッパ層の開口部側壁にポリシリコン層やアモルファス・シリコン層からなるサイドウォール・エッチング・マスク層を形成する。
【００７７】
図１８に示すように、第２エッチングストッパ層１９とサイドウォール・エッチング・マスク層２１をエッチング・マスクとして第３の層間絶縁膜１８をエッチングして、ＤＲＡＭメモリセル形成領域に形成した第１のシリコン電極層１５のうちキャパシタ電極に接続する第１のシリコン電極１５にコンタクトホール２０を形成する。このとき形成されるコンタクトホール２０は、第２エッチングストッパ層１９とその開口部に自己整合的に形成されたサイドウォール・エッチング・マスク層２１を用いてエッチング形成されるので、リソグラフィー技術の限界を超えたコンタクト径のコンタクトホールが形成可能となる。それによって、上述したトリミングを利用したビット線形成技術を用いても、コンタクトがビット線より落ちることなく、またコンタクトホール２０とビット線との耐圧が確保しやすくなる。
【００７８】
図１９に示すように、コンタクトホール２０内にポリシリコン層またはアモルファス・シリコン層を形成して、ＣＭＰによりコンタクトホール２０内のみに第２のシリコン電極層２２を残す。本実施の形態では、ＣＭＰによる形成方法を用いたが、選択成長技術やエッチバックを用いてコンタクトホール２０内に第２のシリコン電極層２２を残してもよい。第２のシリコン電極層２２に不純物を導入する方法は、第２のシリコン電極層２２のＣＶＤと同時に導入しても、ＣＶＤ後にイオン注入により導入してもよい。本実施の形態では、ＤＲＡＭメモリセルのＮチャネルＭＯＳで形成されるワード・トランジスタの不純物拡散層と接続する第１のシリコン電極層１５上に第２のシリコン電極層２２を形成するのでＮ型の不純物であるリンを第２のシリコン電極層２２に導入する。
【００７９】
図２０に示すように、第２エッチングストッパ層１９上に第２エッチングストッパ層１９と第１のシリコン電極層２２とエッチング選択比の取れるＢＰＳＧ等の絶縁膜２３を５００ｎｍ〜１５００ｎｍ（ここでは一例として１０００ｎｍ）の膜厚で形成し、第２のシリコン電極層２２上に開口部２５を形成する。
【００８０】
図２１に示すように、開口部にポリシリコン層またはアモルファス・シリコン層を形成して、ＣＭＰによりコンタクトホール（開口部）２５内のみにキャパシタ下部電極となる第３のシリコン電極層２４を残す。本実施の形態では、ＣＭＰによる形成方法を用いたが、反応性イオンエッチング（ＲＩＥ）等のエッチバックを用いてコンタクトホール２５内のみに第３のシリコン電極層２４を残すことでもよい。第３のシリコン電極層２４に不純物を導入する方法は、第３のシリコン電極層２４のＣＶＤと同時に導入しても、ＣＶＤ後にイオン注入により導入してもよい。本実施の形態では、Ｎ型の不純物であるリンを第３のシリコン電極層２４に導入する。
【００８１】
図２２に示すように、第２エッチバックストッパ層１９と選択比の取れる等方性エッチングである例えばフッ酸を用いたウエット・エッチングにより、ＢＰＳＧ等の絶縁膜２３を除去し、キャパシタ下部電極となる第３のシリコン電極層２４が直立した構造を形成する。
【００８２】
図２３に示すように、誘電体膜２６としてＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜）を３ｎｍ〜１０ｎｍ（ここでは一例として５ｎｍ）の膜厚に形成する。さらにポリシリコン層またはアモルファス・シリコン層を形成してキャパシタ上部電極となる第４のシリコン電極層２７を形成する。第４のシリコン電極層２７に不純物を導入する方法は、第４のシリコン電極層２７のＣＶＤと同時に導入しても、ＣＶＤ後にイオン注入により導入してもよい。本実施の形態では、Ｎ型の不純物であるリンを第４のシリコン電極層２７に導入する。
【００８３】
本実施の形態では、キャパシタ電極としてシリコン電極を用いたが、金属電極を用いてもよい。さらに本実施の形態ではキャパシタ誘電体膜２６としてＯＮＯ膜を用いたが、タンタル酸化膜やＢＳＴ等の強誘電体膜を用いてもよい。さらに、本発明の実施の形態では、シリンダー構造のキャパシタを形成したが、単純な積層型キャパシタやフィン構造のキャパシタ電極でも適用可能である。第２エッチングストッパ層と選択比の取れる等方性エッチングで第３のシリコン電極層２４下におけるＢＰＳＧ等の絶縁膜２３を除去する際と、第４のシリコン電極層２７パターンをエッチング形成する際に、第２のエッチングストッパ層１９がエッチングされて膜厚が減少する。このときの膜減り量のコントロールが困難な場合には、第４のシリコン電極層２７パターンをエッチング形成する際に第２エッチングストッパ層１９の全膜厚の一部または全部をエッチング除去して、新たに第３エッチングストッパ層を形成する製造方法を他の本発明による半導体装置の製造方法とする。
【００８４】
第２４図に示すように、シリコン酸化膜からなる第４の層間絶縁膜２８を５００ｎｍ〜２５００ｎｍ（ここでは一例として１５００ｎｍ）の膜厚で形成したのち、ＣＭＰやエッチバック等の技術を用いてキャパシタ上に第４の層間絶縁膜が１００ｎｍ〜１０００ｎｍ（ここでは一例として１０００ｎｍ）の厚さが残るように平坦化する。
【００８５】
図２５に示すように、第４の層間絶縁膜２８上に選択的にフォトレジスト開口パターン２９を形成する。
【００８６】
本実施の形態では周辺ＭＯＳトランジスタ形成領域のゲート電極配線上へのコンタクトホール３０をまず開口する。第４の層間絶縁膜２８をエッチングするこのとき第２エッチングストッパ層１９と選択比の取れるエッチング条件により、第４の層間絶縁膜２８を除去後、第２エッチングストッパ層１９上でエッチングを一旦止める。
【００８７】
図２６に示すように、第２エッチングストッパ層１９をエッチングして、さらに第３の層間絶縁膜１８と第２の層間絶縁膜１６と第１の層間絶縁膜１３を順次エッチングする。このとき第１エッチングストッパ層と選択比の取れるエッチング条件により、第１の層間絶縁膜１３を除去した後、第１エッチングストッパ層上でエッチングを一旦止める。
【００８８】
図２７に示すように、第１エッチングストッパ層１３をエッチングして、次に周辺ＭＯＳトランジスタ形成領域のゲート電極８のオフセット膜（例えばシリコン窒化膜またはシリコン酸化膜）をエッチング除去して、ゲート電極８上にコンタクトホール３０を形成する。
【００８９】
図３６に示すように、本図は、本発明の構成において、エッチングストッパ層を貫通するコンタクト窓３０内に形成される電極層（図示せず）がゲート電極８とゲート電極８の側壁に形成されたサイドウォール絶縁膜の境界上に接続された場合の素子分離絶縁膜５の掘れ量低減効果を示す図であり、図中ｔS は素子分離絶縁膜５上に形成された電極底部の深さ寸法、ｔL は素子分離絶縁膜５底部の深さ寸法である。
【００９０】
図２８に示すように、第４の層間絶縁膜２８条に選択的にフォトレジスト開口パターン３１を形成する。
【００９１】
本実施の形態では、周辺ＭＯＳトランジスタ形成領域のゲート電極８配線層上へのコンタクト３０に続いて、周辺ＭＯＳトランジスタ形成領域の不純物拡散層上にコンタクトホール３２を開口する。この時、ゲート電極８上に形成したコンタクトホール３０上はフォトレジスト３１で埋め込まれる。第４の層間絶縁膜２８をエッチングするとき第２エッチングストッパ層１９と選択比の取れるエッチング条件により、第４の層間絶縁膜２８を除去後、第２エッチングストッパ１９層上でエッチングを一旦止める。
【００９２】
図２９に示すように、第２エッチングストッパ層１９をエッチングして、さらに第３の層間絶縁膜１８と第２の層間絶縁膜１６と第１の層間絶縁膜１３を順次エッチングする。このとき第１エッチングストッパ層と選択比の取れるエッチング条件により、第１の層間絶縁膜１３を除去した後、第１エッチングストッパ層上でエッチングを一旦止める。
【００９３】
図３０に示すように、第１エッチングストッパ層をエッチングして、周辺ＭＯＳトランジスタ形成領域の不純物拡散層上にコンタクトホール３２を形成する。
【００９４】
図３１に示すように、コンタクトホール３２内に、例えば１０ｎｍ〜１００ｎｍ（ここでは一例として２０ｎｍ）の厚さのチタン層と、例えば１０ｎｍ〜５０ｎｍ（ここでは一例として２０ｎｍ）２０ｎｍの厚さのバリアメタルとなる窒化チタン膜をスパッタリングまたはＣＶＤ法により形成する。次に、第１の金属電極となるタングステン層３３を例えば１００ｎｍ〜５００ｎｍ（ここでは一例として３００ｎｍ）の膜厚に、スパッタリングまたはＣＶＤ法により形成する。次いでＣＭＰもしくは全面エッチバックによりコンタクトホール３２内にのみ第１の金属電極３３を残すように他の領域から第１の金属電極３３を除去する。第１の金属電極３３は、選択ＣＶＤ法等の技術を用いて、コンタクトホール３２内に当初より選択形成すれば、エッチバックやＣＭＰの工程が省ける。
【００９５】
図３２に示すように、第１の金属電極３３と電気的に接続される、第１層目金属配線層３４を形成する。第１層目金属配線層３４は、例えば、３ｎｍ〜５０ｎｍの厚さのチタン層、１０ｎｍ〜５０ｎｍ（ここでは一例として１０ｎｍ）の厚さのバリアメタルとなるチタン窒化膜、２００ｎｍ〜８００ｎｍ（ここでは一例として４００ｎｍ）の厚さの銅を含有するアルミニウム配線層、３ｎｍ〜１０ｎｍ（ここでは一例として５ｎｍ）の厚さのチタン層、１０ｎｍ〜１００ｎｍ（ここでは一例として７０ｎｍの厚さのチタン窒化膜を、スパッタリングもしくはＣＶＤ法によって形成する。銅を含有するアルミニウム配線層は、アルミニウム配線や銅配線などの他の材料でもよい。第１層目金属配線層３４上に第５の層間絶縁膜３５となるシリコン酸化膜を５００ｎｍ〜２０００ｎｍ（ここでは一例として２０００ｎｍ）の膜厚で形成した後、ＣＭＰ等を用いて行うエッチバックを用いて平坦化する。
【００９６】
図３３は図３２に対応する工程に続く工程での装置断面を示している。図３３に示すように、第１の金属電極３３と第１層目金属配線層３４と第５の層間絶縁膜３５の形成と同様にして、第２の金属電極３６と第２層目金属配線層３７と第６の層間絶縁膜３８、第３の金属電極３９と第３層目金属配線層４０と第７の層間絶縁膜４１、第４の金属電極４２と第４層目金属配線層４３と第８の層間絶縁膜４４を順次形成する。オーバーコート膜４５としてシリコン窒化膜を例えば５００ｎｍ〜１５００ｎｍ（ここでは一例として７００ｎｍ）の厚さに形成した後、第４層目金属配線層４３でパッドとなる部分に開口部（図示せず）を選択的に形成する。
【００９７】
本実施の形態では、周辺ＭＯＳトランジスタ形成領域のゲート電極層上へのコンタクトホールと不純物拡散層上にコンタクトホールを別々に開口する方法を説明したが、同時に一括して開口することも可能である。別々に開口する場合、その開口順序は、不純物拡散層上から先に開口し、続いてゲート電極配線上に開口することも可能である。
【００９８】
本発明の実施の形態によれば、図３５に示すように、金属配線層と接続される電極層が埋め込まれる開口部は、例えば不純物拡散層と素子分離絶縁膜の境界上に形成されても、第２エッチングストッパ層と第１エッチングストッパ層とによりエッチングが制御（一旦停止）されているので、素子分離絶縁膜の掘れ量ｔSが不純物拡散層の接合深さ寸法ｔJ より大きくなることはない。このため、接合リークの低減化が可能となる。また、第１エッチングストッパ層の膜厚ｔ1 はＤＲＡＭメモリセルの埋め込みが可能な、必要最小限の膜厚に設定しており、第１エッチングストッパ層のエッチング時におけるオーバエッチング量に相当する素子分離絶縁膜の掘れ量ｔS よりも第１エッチングストッパ層の膜厚寸法ｔ1 は大きくなる。
【００９９】
比較例として、本発明の構造と方法を採用していない例を図３７によって説明する。図３７に示すように、素子分離絶縁膜の掘れ量ｔS が不純物拡散層の接合深さ寸法ｔJ より大きくなると、金属配線層と接続される電極層を介して不純物拡散層とウエル領域がショートする。
【０１００】
本発明の実施の形態によれば、図３６に示すように、金属配線層と接続される電極層が埋め込まれる開口部は、例えばゲート電極層とサイドウォール絶縁膜の境界上に形成されても、第２エッチングストッパ層と第１エッチングストッパ層とによりエッチングが制御されているので、素子分離絶縁膜の掘れ量ｔS が素子分離絶縁膜の深さ寸法ｔL より大きくなることはない。
【０１０１】
比較例として、本発明の構造と方法を採用していない例を図３８によって説明する。図３８に示すように、素子分離絶縁膜の掘れ量ｔS が素子分離絶縁膜の深さ寸法ｔL より大きくなると、金属配線層と接続される電極層を介してゲート電極とウエル領域がショートする。
【０１０２】
以上が、一実施の形態に基づく本発明の説明であるが、これに限らず本発明には種々の変形が可能である。例えば、周辺ＭＯＳトランジスタとしては、メモリセルの周辺に設けメモリ機能と接続するロジック回路を構成するＭＯＳトランジスタをレイアウトとして取り上げて説明したが、このようなものだけにとどまらず、メモリセル以外におけるＤＲＡＭ自体の機能の一部を成すＭＯＳトランジスタや、ＳＲＡＭセルを構成するＭＯＳトランジスタ等、ＤＲＡＭメモリ部分とは異なり構成要素の標高が比較的低いＭＯＳトランジスタであれば何でも同様の効果を得ることができる。
【０１０３】
また、第２エッチバックストッパ膜の形成位置としては、（１）ワード線の直上に設けられる層間絶縁膜とビット線部分に設けられる層間絶縁膜との間に設ける方法、（２）キャパシタ形成前（ビット線部分に設けられる層間絶縁膜の上）に設ける方法、（３）キャパシタ形成後（ビット線部分に設けられる層間絶縁膜の上）に設ける方法による三ヶ所いずれでもよい。
【０１０４】
また、上記の実施の形態において、近接するメモリセルトランジスタのゲート（ワード線）相互間のボイドを埋めることを例示して説明しているが、本発明はワード線以外のゲート電極、配線層等同様に異方性エッチバックにてパターニングされる各種パターンの相互間にできる凹部を埋めるのに好ましく用いることができ、適用できるものはワード線間だけにとどまらない。
【０１０５】
また、エッチバックストッパの材料としては、シリコン窒化膜を用いる以外にも、適宜、層間絶縁膜の種類と開口時に用いるエッチャントガスの種類とを検討して用いることができるが、一般的には絶縁膜を用いるべきであろう。導電膜を用いた場合には、エッチングストッパ膜として用済み後の除去が必須となるが、その除去が容易ではなく、仮に異方性エッチング等で除去しようとしても段差下や側壁の脇などにどうしても除去されずに残ることがあり、後の工程で残余の導電膜がショートを起こす原因を作る場合がある。また絶縁膜材料からエッチングストッパとして用いることができるものを選択するにも、微細化した最近の半導体装置内部に用いるには、高速性能を損なわないように、また配線間容量を下げられるように、比誘電率が低い材料からの選択が好ましい。
【０１０６】
次に、以下に、上記説明した実施の形態の他に、本発明の主要な実施の形態についてまとめておく。
【０１０７】
（１）半導体装置は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有するものであり、上記周辺ＭＯＳトランジスタのゲート電極を含む表面を覆うように第１エッチングストッパ層となる絶縁膜が形成されている。また、上記ＤＲＡＭメモリセルのキャパシタ部の上層ないし下層のうちの少なくとも一方には、第２エッチングストッパ層が形成されている。上記周辺ＭＯＳトランジスタの不純物拡散層とゲート電極は、上記第１エッチングストッパ層と上記第２エッチングストッパ層を貫通する電極層により、ＤＲＡＭメモリセルのキャパシタ部上層に形成されている金属配線層と接続されている。そして上記不純物拡散層の少なくとも一つは、上記電極層が該不純物拡散層と素子分離絶縁膜の境界上に接続され、素子分離絶縁膜上に形成された電極層の底部の不純物拡散層表面からの深さ寸法は、不純物拡散層の接合深さ寸法よりも小さく形成されていることが特徴となっている。
【０１０８】
（２）半導体装置は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有するものであり、上記周辺ＭＯＳトランジスタのゲート電極を含む表面を覆うように第１エッチングストッパ層となる絶縁膜が形成されている。また、上記ＤＲＡＭメモリセルのキャパシタ部の上層ないし下層のうちの少なくとも一方には、第２エッチングストッパ層が形成されている。上記周辺ＭＯＳトランジスタの不純物拡散層とゲート電極は、上記第１エッチングストッパ層と上記第２エッチングストッパ層を貫通する電極層により、ＤＲＡＭメモリセルのキャパシタ部上層に形成されている金属配線層と接続されている。そして上記不純物拡散層の少なくとも一つは、上記電極層が該不純物拡散層と素子分離絶縁膜の境界上に接続され、素子分離絶縁膜上に形成された電極層の底部の不純物拡散層表面からの深さ寸法は、第１エッチングストッパ層の厚さ寸法よりも小さく形成されていることが特徴となっている。
【０１０９】
（３）半導体装置は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有するものであり、上記周辺ＭＯＳトランジスタのゲート電極を含む表面を覆うように第１エッチングストッパ層となる絶縁膜が形成されている。また、上記ＤＲＡＭメモリセルのキャパシタ部の上層ないし下層のうちの少なくとも一方には、第２エッチングストッパ層が形成されている。上記周辺ＭＯＳトランジスタの不純物拡散層とゲート電極は、上記第１エッチングストッパ層と上記第２エッチングストッパ層を貫通する電極層により、ＤＲＡＭメモリセルのキャパシタ部上層に形成されている金属配線層と接続されている。そしてＤＲＡＭメモリセル領域のワード・トランジスタ上には、周辺ＭＯＳトランジスタのサイドウォール形成層と第１エッチングストッパ層が積層されて形成されている。さらに、周辺ＭＯＳトランジスタのサイドウォール形成層と第１エッチングストッパ層の積層膜の膜厚は、ＤＲＡＭメモリセル領域のワード・トランジスタの最小間隔の１／４以上かつ１／２以下となっていることを特徴としている。
【０１１０】
（４）半導体装置は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有するものであり、上記周辺ＭＯＳトランジスタのゲート電極を含む表面を覆うように第１エッチングストッパ層となる絶縁膜が形成されている。また、上記ＤＲＡＭメモリセルのキャパシタ部の上層ないし下層のうちの少なくとも一方には、第２エッチングストッパ層が形成されている。上記周辺ＭＯＳトランジスタの不純物拡散層とゲート電極は、上記第１エッチングストッパ層と上記第２エッチングストッパ層を貫通する電極層により、ＤＲＡＭメモリセルのキャパシタ部上層に形成されている金属配線層と接続されている。そしてＤＲＡＭメモリセル領域のワード・トランジスタ上には、周辺ＭＯＳトランジスタのサイドウォール形成層と第１エッチングストッパ層が積層されて形成されている。さらに、周辺ＭＯＳトランジスタのサイドウォール形成層と第１エッチングストッパ層の積層膜の膜厚は、ＤＲＡＭメモリセル領域のワード・トランジスタの最小間隔の１／４以上かつ１／３以下となっていることを特徴としている。
【０１１１】
（５）上記（３）で説明したＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置において、上記周辺ＭＯＳトランジスタのゲート電極を含む表面を覆うように第１エッチングストッパ層となる絶縁膜が形成されている。また、上記ＤＲＡＭメモリセルのキャパシタ部の上層ないし下層のうちの少なくとも一方には、第２エッチングストッパ層が形成されている。そしてＤＲＡＭメモリセル領域のワード・トランジスタ上には、周辺ＭＯＳトランジスタのサイドウォール形成層と第１エッチングストッパ層が積層されて形成されている。さらに、周辺ＭＯＳトランジスタのサイドウォール形成層と第１エッチングストッパ層の積層膜の膜厚は、ＤＲＡＭメモリセル領域のワード・トランジスタの最小間隔の１／４以上かつ１／２以下となっていることを特徴としている。
【０１１２】
（６）半導体装置は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有するものであり、上記周辺ＭＯＳトランジスタのゲート電極を含む表面を覆うように第１エッチングストッパ層となる絶縁膜が形成されている。また、上記ＤＲＡＭメモリセルのキャパシタ部の上層ないし下層のうちの少なくとも一方には、第２エッチングストッパ層が形成されている。上記周辺ＭＯＳトランジスタの不純物拡散層とゲート電極は、上記第１エッチングストッパ層と上記第２エッチングストッパ層を貫通する電極層により、ＤＲＡＭメモリセルのキャパシタ部上層に形成されている金属配線層と接続されている。そして周辺ＭＯＳトランジスタのゲート電極の少なくとも一つは、上記エッチングストッパ層を貫通する電極層が上記ゲート電極と上記ゲート電極側壁に形成されてサイドウォール絶縁膜の境界上に接続されている。さらに上記サイドウォール絶縁膜上に形成された上記電極層の底部の素子分離絶縁膜上面からの深さ寸法は、上記素子分離絶縁膜底部の深さ寸法よりも小さく形成されたことを特徴としている。
【０１１３】
（７）上記（１）で説明したＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置において、上記第２エッチングストッパ層の膜厚は上記第１エッチングストッパ層の膜厚よりも厚く形成されていることが特徴となっている。
【０１１４】
（８）上記（２）で説明したＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置において、上記第２エッチングストッパ層の膜厚は上記第１エッチングストッパ層の膜厚よりも厚く形成されていることが特徴となっている。
【０１１５】
（９）上記（３）で説明したＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置において、上記第２エッチングストッパ層の膜厚は上記第１エッチングストッパ層の膜厚よりも厚く形成されていることが特徴となっている。
【０１１６】
（１０）上記（４）で説明したＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置において、上記第２エッチングストッパ層の膜厚は上記第１エッチングストッパ層の膜厚よりも厚く形成されていることが特徴となっている。
【０１１７】
（１１）上記（５）で説明したＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置において、上記第２エッチングストッパ層の膜厚は上記第１エッチングストッパ層の膜厚よりも厚く形成されていることが特徴となっている。
【０１１８】
（１２）上記（６）で説明したＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置において、上記第２エッチングストッパ層の膜厚は上記第１エッチングストッパ層の膜厚よりも厚く形成されていることが特徴となっている。
【０１１９】
（１３）半導体装置の製造方法は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置の製造方法であって、素子分離絶縁膜と素子形成領域が形成された半導体基板上に上記ＤＲＡＭメモリセルのワード・トランジスタと上記周辺ＭＯＳトランジスタを形成する工程と、上記周辺ＭＯＳトランジスタ形成領域の不純物拡散領域とゲート電極上に第１エッチングストッパ層となる絶縁膜が形成する工程と、上記第１エッチングストッパ層上に該第１エッチングストッパ層とは異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワード・トランジスタのスペースを埋め込み平坦化する工程と、上記層間絶縁膜上に第２エッチングストッパ層を形成する工程と、上記第２エッチングストッパ層上に上記ＤＲＡＭメモリセルのキャパシタを形成する工程と、上記キャパシタ上に絶縁膜を形成する工程、該絶縁膜上に開口部を形成し、上記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において第２エッチングストッパ層と上記層間絶縁膜をエッチング除去し、さらに、上記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において上記第１エッチングストッパ層をエッチング除去し、上記開口部の少なくとも一つを、上記不純物拡散層と上記素子分離絶縁膜の境界上に形成し、かつ除去記開口部の底部の上記素子分離絶縁膜上面からの深さ寸法は、上記不純物拡散層の接合深さ寸法よりも小さく形成する工程と、上記開口部内に電極層を形成する工程と、上記電極層と接続される金属配線層を形成する工程とを備えている。
【０１２０】
（１４）半導体装置の製造方法は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置の製造方法であって、素子分離絶縁膜と素子形成領域が形成された半導体基板上に上記ＤＲＡＭメモリセルのワード・トランジスタと上記周辺ＭＯＳトランジスタを形成する工程と、上記周辺ＭＯＳトランジスタ形成領域の不純物拡散領域とゲート電極上に第１エッチングストッパ層となる絶縁膜が形成する工程と、上記第１エッチングストッパ層上に該第１エッチングストッパ層とは異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワード・トランジスタのスペースを埋め込み平坦化する工程と、上記層間絶縁膜上に第２エッチングストッパ層を形成する工程と、上記第２エッチングストッパ層上に上記ＤＲＡＭメモリセルのキャパシタを形成する工程と、上記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上に開口部を形成し、上記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において第２エッチングストッパ層と上記層間絶縁膜をエッチング除去し、さらに、上記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において上記第１エッチングストッパ層をエッチング除去し、上記開口部の少なくとも一つを、上記不純物拡散層と上記素子分離絶縁膜の境界上に形成し、かつ上記開口部の底部の上記素子分離絶縁膜上面からの深さ寸法は、上記第１エッチングストッパ層の厚さ寸法よりも小さく形成する工程と、上記開口部内に電極層を形成する工程と、上記電極層と接続される金属配線層を形成する工程とを備えた半導体装置の製造方法。
【０１２１】
（１５）半導体装置の製造方法は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置の製造方法であって、素子分離絶縁膜と素子形成領域が形成された半導体基板上に上記ＤＲＡＭメモリセルのワード・トランジスタのゲート電極と上記周辺ＭＯＳトランジスタのゲート電極を形成する工程と、上記ＤＲＡＭメモリセルのワード・トランジスタのゲート電極と上記周辺ＭＯＳトランジスタのゲート電極を覆ってサイドウォール形成層となる絶縁膜を形成し、上記周辺ＭＯＳトランジスタ形成領域のみ上記サイドウォール形成層を異方性エッチングして周辺ＭＯＳトランジスタのゲート側壁にサイドウォールを形成し、かつ上記ＤＲＡＭメモリセル形成領域には上記サイドウォール形成層を残す工程と、上記周辺ＭＯＳトランジスタ形成領域の不純物拡散領域とゲート電極上に第１エッチングストッパ層となる絶縁膜を、上記サイドウォール形成層と上記第１エッチングストッパ層の積層膜の膜厚が上記ＤＲＡＭメモリセルのワード・トランジスタの最小間隔の１／４以上かつ１／２以下の膜厚で形成する工程と、上記第１エッチングストッパ層上に該第１エッチングストッパ層とは異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワード・トランジスタのスペースを埋め込み平坦化する工程と、上記層間絶縁膜上に第２エッチングストッパ層を形成する工程と、上記第２エッチングストッパ層上に上記ＤＲＡＭメモリセルのキャパシタを形成する工程と、上記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上に開口部を形成し、上記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において第２エッチングストッパ層と上記層間絶縁膜をエッチング除去し、さらに、上記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において上記第１エッチングストッパ層をエッチング除去する工程と、上記開口部内に電極層を形成する工程と、上記電極層と接続される金属配線層を形成する工程とを備えた半導体装置の製造方法。
【０１２２】
（１６）半導体装置の製造方法は、上記（１５）で説明したＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置の製造方法において、上記第１エッチングストッパ層となる絶縁膜を、上記サイドウォール形成層と上記第１エッチングストッパ層の積層膜の膜厚が上記ＤＲＡＭメモリセルのワード・トランジスタの最小間隔の１／４以上かつ１／３以下の膜厚で形成する。
【０１２３】
（１７）半導体装置の製造方法は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置の製造方法であって、素子分離絶縁膜と素子形成領域が形成された半導体基板上に上記ＤＲＡＭメモリセルのワード・トランジスタと上記周辺ＭＯＳトランジスタを形成する工程と、上記周辺ＭＯＳトランジスタ形成領域の不純物拡散領域とゲート電極上に第１エッチングストッパ層となる絶縁膜を形成する工程と、上記第１エッチングストッパ層上に該第１エッチングストッパ層とは異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワード・トランジスタのスペースを埋め込み平坦化する工程と、上記層間絶縁膜上に第２エッチングストッパ層を形成する工程と、上記第２エッチングストッパ層上に上記ＤＲＡＭメモリセルのキャパシタを形成する工程と、上記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上に開口部を形成し、上記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において第２エッチングストッパ層と上記層間絶縁膜をエッチング除去し、さらに、上記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において上記第１エッチングストッパ層をエッチング除去し、上記開口部の少なくとも一つを、上記ゲート電極と上記サイドウォール絶縁膜の境界上に形成し、かつ上記サイドウォール絶縁膜上に形成された開口部の底部の上記素子分離絶縁膜上面からの深さ寸法は、上記素子分離絶縁膜の深さ寸法よりも小さく形成する工程と、上記開口部内に電極層を形成する工程と、上記電極層と接続される金属配線層を形成する工程とを備えている。
【０１２４】
（１８）半導体装置の製造方法は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置の製造方法において、素子分離絶縁膜と素子形成領域が形成された半導体基板上に上記ＤＲＡＭメモリセルのワード・トランジスタと上記周辺ＭＯＳトランジスタを形成する工程と、上記周辺ＭＯＳトランジスタ形成領域の不純物拡散領域とゲート電極上に第１エッチングストッパ層となる絶縁膜を形成する工程と、上記第１エッチングストッパ層上に該第１エッチングストッパ層とは異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワード・トランジスタのスペースを埋め込み平坦化する工程と、上記層間絶縁膜上に上記第１エッチングストッパ層の膜厚よりも厚い第２エッチングストッパ層を形成する工程と、上記第２エッチングストッパ層上に上記ＤＲＡＭメモリセルのキャパシタを形成する工程と、上記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上に開口部を形成し、上記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において第２エッチングストッパ層と上記層間絶縁膜をエッチング除去し、さらに、上記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において上記第１エッチングストッパ層をエッチング除去する工程と、上記開口部内に電極層を形成する工程と、上記電極層と接続される金属配線層を形成する工程とを備えている。
【０１２５】
（１９）半導体装置の製造方法は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置の製造方法であって、素子分離絶縁膜と素子形成領域が形成された半導体基板上に上記ＤＲＡＭメモリセルのワード・トランジスタと上記周辺ＭＯＳトランジスタを形成する工程と、上記周辺ＭＯＳトランジスタ形成領域の不純物拡散領域とゲート電極上に第１エッチングストッパ層となる絶縁膜を形成する工程と、上記第１エッチングストッパ層上に該第１エッチングストッパ層とは異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワード・トランジスタのスペースを埋め込み平坦化する工程と、上記層間絶縁膜上に第２エッチングストッパ層を形成する工程と、上記第２エッチングストッパ層上に上記ＤＲＡＭメモリセルのキャパシタを形成する工程と、上記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上でかつ上記周辺ＭＯＳトランジスタのゲート電極上に第１の開口部を形成し、上記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、上記第１の開口部において第２エッチングストッパ層と上記層間絶縁膜をエッチング除去し、さらに、上記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において上記第１エッチングストッパ層をエッチング除去する工程と、上記第１の開口部内において上記第１エッチングストッパ層をエッチング除去する工程と、上記キャパシタ上に形成した絶縁膜を絶縁膜上でかつ上記周辺ＭＯＳトランジスタの不純物拡散領域上に第２の開口部を形成し、上記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、上記第２の開口部において第２エッチングストッパ層と上記層間絶縁膜をエッチング除去し、さらに、上記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、上記第２の開口部において上記第１エッチングストッパ層をエッチング除去する工程と、上記第２開口部内に電極層を形成する工程と、上記電極層と接続される金属配線層を形成する工程とを備えている。
【０１２６】
（２０）半導体装置の製造方法は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置の製造方法であって、素子分離絶縁膜と素子形成領域が形成された半導体基板上に上記ＤＲＡＭメモリセルのワード・トランジスタと上記周辺ＭＯＳトランジスタを形成する工程と、上記周辺ＭＯＳトランジスタ形成領域の不純物拡散領域とゲート電極上に第１エッチングストッパ層となる絶縁膜を形成する工程と、上記第１エッチングストッパ層上に該第１エッチングストッパ層とは異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワード・トランジスタのスペースを埋め込み平坦化する工程と、上記層間絶縁膜上に上記第２エッチングストッパ層を形成する工程と、上記第２エッチングストッパ層上に等方性エッチングにより除去可能な絶縁膜を形成する工程と、該等方性エッチングにより除去可能な絶縁膜に選択的に開口部を形成して、該開口部内に上記ＤＲＡＭメモリセルのキャパシタ下部電極を形成する工程と、上記等方性エッチングにより除去可能な絶縁膜を上記第２エッチングストッパ層を等方性エッチングのストッパとしてエッチング除去する工程と、上記キャパシタ下部電極上にキャパシタ誘電体膜とキャパシタ上部電極を形成する工程と、上記キャパシタ上部電極上に絶縁膜を形成する工程と、該絶縁膜上に開口部を形成し、上記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において第２エッチングストッパ層と上記層間絶縁膜をエッチング除去し、さらに、上記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において上記第１エッチングストッパ層をエッチング除去する工程と、上記開口部内に電極層を形成する工程と、上記電極層と接続される金属配線層を形成する工程とを備えている。
【０１２７】
（２１）半導体装置の製造方法は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置の製造方法であって、素子分離絶縁膜と素子形成領域が形成された半導体基板上に上記ＤＲＡＭメモリセルのワード・トランジスタと上記周辺ＭＯＳトランジスタを形成する工程と、上記周辺ＭＯＳトランジスタ形成領域の不純物拡散層とゲート電極上に第１エッチングストッパ層となる絶縁膜を形成する工程と、上記第１エッチングストッパ層上に該第１エッチングストッパ層とは異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワード・トランジスタのスペースを埋め込み平坦化する工程と、上記ＤＲＡＭメモリセル上に形成した上記層間絶縁膜に開口部を形成して、上記ＤＲＡＭメモリセルの不純物拡散領域に接続する電極層を形成する工程と、該電極層上に層間絶縁膜を形成する工程と、該層間絶縁膜上に第２エッチングストッパ層を形成する工程と、上記ＤＲＡＭメモリセルの不純物拡散領域に接続する電極層上の上記第２エッチングストッパ層に開口部を形成する工程と、該開口部側壁にサイドウォールを形成し、該開口よりもコンタクトホール径の小さいエッチング・マスクを形成し、そのエッチング・マスクを用いたエッチングにより上記ＤＲＡＭメモリセルの不純物拡散領域に接続する電極層上に開口部を形成する工程と、この開口部を介して上記ＤＲＡＭメモリセルの不純物拡散領域と接続されるＤＲＡＭキャパシタを形成する工程と、該キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上に開口部を形成し、上記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において第２エッチングストッパ層と上記層間絶縁膜をエッチング除去し、さらに、上記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において上記第１エッチングストッパ層をエッチング除去する工程と、上記開口部内に電極層を形成する工程と、上記電極層と接続される金属配線層を形成する工程とを備えている。
【０１２８】
（２２）半導体装置の製造方法は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置の製造方法であって、素子分離絶縁膜と素子形成領域が形成された半導体基板上に上記ＤＲＡＭメモリセルのワード・トランジスタと上記周辺ＭＯＳトランジスタを形成する工程と、上記周辺ＭＯＳトランジスタ形成領域の不純物拡散層とゲート電極上に第１エッチングストッパ層となる絶縁膜を形成する工程と、上記第１エッチングストッパ層上に該第１エッチングストッパ層とは異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワード・トランジスタのスペースを埋め込み平坦化する工程と、上記ＤＲＡＭメモリセル上に形成した前記層間絶縁膜に開口部を形成して、上記ＤＲＡＭメモリセルの不純物拡散領域に接続する電極層を形成する工程と、該電極層を覆う層間絶縁膜を形成する工程と、該層間絶縁膜上に第２エッチングストッパ層を形成する工程と、上記ＤＲＡＭメモリセルの不純物拡散領域に接続する電極層上の上記第２エッチングストッパ層に開口部を形成する工程と、該開口部側壁にサイドウォールを形成し、該開口よりもコンタクトホール径の小さいエッチング・マスクを形成し、そのエッチング・マスクを用いたエッチングにより上記ＤＲＡＭメモリセルの不純物拡散領域に接続する電極層上に開口部を形成する工程と、該開口部を介して上記ＤＲＡＭメモリセルの不純物拡散領域と接続されるＤＲＡＭキャパシタ下部電極を形成する工程と、該ＤＲＡＭキャパシタ下部電極上にキャパシタ誘電体膜とキャパシタ上部電極を形成し、上記キャパシタ上部電極のエッチング加工時に上記第２エッチングストッパ層の少なくとも一部を除去する工程と、上記ＤＲＡＭキャパシタ下部電極上に第３エッチングストッパ層を形成する工程と、該第３エッチングストッパ層上に絶縁膜を形成する工程と、該絶縁膜上に開口部を形成し、上記第３エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において第３エッチングストッパ層と上記層間絶縁膜をエッチング除去し、さらに、上記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において上記第１エッチングストッパ層をエッチング除去する工程と、上記開口部内に電極層を形成する工程と、上記電極層と接続される金属配線層を形成する工程とを備えている。
【０１２９】
（２３）半導体装置の製造方法は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置の製造方法であって、素子分離絶縁膜と素子形成領域が形成された半導体基板上に上記ＤＲＡＭメモリセルのワード・トランジスタと上記周辺ＭＯＳトランジスタを形成する工程と、上記周辺ＭＯＳトランジスタ形成領域の不純物拡散層とゲート電極上に第１エッチングストッパ層となる絶縁膜を形成する工程と、上記第１エッチングストッパ層上に該第１エッチングストッパ層とは異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワード・トランジスタのスペースを埋め込み平坦化する工程と、上記層間絶縁膜上に第２エッチングストッパ層を形成する工程と、上記第２エッチングストッパ層上に上記ＤＲＡＭメモリセルのキャパシタを形成する工程と、上記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上に開口部を形成し、上記第２エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において第２エッチングストッパ層と上記層間絶縁膜をエッチング除去し、さらに、上記第１エッチングストッパ層上で一旦エッチングを停止させる工程と、上記開口部において上記第１エッチングストッパ層をエッチング除去し、上記開口部の少なくとも一つを、上記不純物拡散層と上記素子分離絶縁膜の境界上に形成し、かつ上記開口部の底部の上記素子分離絶縁膜上面からの深さ寸法は、上記不純物拡散層の接合深さ寸法よりも小さく形成する工程と、上記開口部内に電極層を形成する工程と、上記電極層と接続される金属配線層を形成する工程とを備えている。
【０１３０】
以上、説明したように本発明の半導体装置およびその製造方法によれば、それぞれの膜厚が最適化された多層エッチングストッパ層でエッチングを止めることにより半導体基板のオーバエッチングが抑制されて、接合リークを抑えることができる。
【０１３１】
膜厚が最適化されたエッチングストッパ層を用いたＤＲＡＭセルの埋め込みにより、ＤＲＡＭセルで特徴とするにワード・トランジスタ間の埋め込み層間絶縁膜のボイド（空洞）の発生を防止することができるので、ＤＲＡＭセル内の自己整合的コンタクトが、ボイドを介してショートすることなく安定して形成することができる。
【０１３２】
ＤＲＡＭセル下に形成するエッチングストッパは、ＤＲＡＭセルのキャパシタと基板とを接続するコンタクトを形成する際のエッチング・マスクと兼用することが可能になるので、大幅な工程削減が可能になる。
【０１３３】
さらに、ＤＲＡＭセル下の得ストッパはシリンダー型キャパシタ形成時のエッチングストッパとも兼用することができるのでさらなる大幅な工程削減が可能になる。
【０１３４】
ＤＲＡＭセル下に形成するエッチングストッパは、ＤＲＡＭセル上の層間絶縁膜からの水分の侵入を抑制することができるので、ＤＲＡＭセル下のトレンチ特性の安定化を図ることができる。
【符号の説明】
【０１３５】
１０２…素子分離絶縁膜、１１１…ゲート電極、１１３…不純物拡散層、１２１…第１エッチングストッパ層、１２２…第２エッチングストッパ層、１３１…電極層、ｔJ …不純物拡散層の接合深さ寸法、ｔS …電極層の底部の不純物拡散層表面からの深さ寸法
【特許請求の範囲】
【請求項１】
ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置において、
周辺ＭＯＳトランジスタのゲート電極を含む表面を覆うように第１エッチングストッパ層となる絶縁膜が形成され、
前記ＤＲＡＭメモリセルのキャパシタ部の上層ないし下層として第２エッチングストッパ層が形成され、
前記周辺ＭＯＳトランジスタの不純物拡散層とゲート電極は、前記第１エッチングストッパ層と前記第２エッチングストッパ層を貫通する電極層により、前記ＤＲＡＭメモリセルのキャパシタ部上層に形成された金属配線層と接続され、
前記電極層は、前記不純物拡散層の少なくとも一つと素子分離絶縁膜の境界上で、前記不純物拡散層の少なくとも一つに接続され、
前記素子分離絶縁膜上に形成された前記電極層の底部の前記不純物拡散層表面からの深さ寸法は、前記不純物拡散層の接合深さ寸法か、前記第１エッチングストッパ層の厚さか、いずれか一方より短く、
前記周辺ＭＯＳトランジスタの不純物拡散層とゲート電極は、それぞれ前記第１エッチングストッパ層と前記第２エッチングストッパ層を貫通する第２電極層により、前記ＤＲＡＭメモリセルのキャパシタ部上層に形成された金属配線層と接続され、
前記第２電極層は、前記ゲート電極と前記ゲート電極側壁に形成されたサイドウォール絶縁膜の境界上で、前記ゲート電極に接続され、
前記サイドウォール絶縁膜上に形成された前記第２電極層の底部の素子分離絶縁膜上面からの深さ寸法は、前記素子分離絶縁膜底部の深さ寸法よりも短く形成されたことを特徴とする半導体装置。
【請求項２】
前記ＤＲＡＭメモリセル領域のワード・トランジスタ上には、前記周辺ＭＯＳトランジスタのサイドウォール形成層と前記第１エッチングストッパ層が積層されて形成され、
前記周辺ＭＯＳトランジスタのサイドウォール形成層と前記第１エッチングストッパ層の積層膜の膜厚は、前記ＤＲＡＭメモリセル領域のワード・トランジスタの最小間隔の１／４以上かつ１／２以下としたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置において、
周辺ＭＯＳトランジスタ領域の不純物拡散領域とゲート電極上に第１エッチングストッパ層となる絶縁膜が形成され、
前記ＤＲＡＭメモリセルのキャパシタ部の上層もしくはその下層、または前記ＤＲＡＭメモリセルのキャパシタ部の上層およびその下層に第２エッチングストッパ層が形成され、
前記周辺ＭＯＳトランジスタの不純物拡散層とゲート電極は、それぞれ前記第１エッチングストッパ層と前記第２エッチングストッパ層を貫通する電極層により、前記ＤＲＡＭメモリセルのキャパシタ部上層に形成された金属配線層と接続され、
前記第２エッチングストッパ層の膜厚は前記第１エッチングストッパ層の膜厚よりも厚く形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項１】
ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置において、
周辺ＭＯＳトランジスタのゲート電極を含む表面を覆うように第１エッチングストッパ層となる絶縁膜が形成され、
前記ＤＲＡＭメモリセルのキャパシタ部の上層ないし下層として第２エッチングストッパ層が形成され、
前記周辺ＭＯＳトランジスタの不純物拡散層とゲート電極は、前記第１エッチングストッパ層と前記第２エッチングストッパ層を貫通する電極層により、前記ＤＲＡＭメモリセルのキャパシタ部上層に形成された金属配線層と接続され、
前記電極層は、前記不純物拡散層の少なくとも一つと素子分離絶縁膜の境界上で、前記不純物拡散層の少なくとも一つに接続され、
前記素子分離絶縁膜上に形成された前記電極層の底部の前記不純物拡散層表面からの深さ寸法は、前記不純物拡散層の接合深さ寸法か、前記第１エッチングストッパ層の厚さか、いずれか一方より短く、
前記周辺ＭＯＳトランジスタの不純物拡散層とゲート電極は、それぞれ前記第１エッチングストッパ層と前記第２エッチングストッパ層を貫通する第２電極層により、前記ＤＲＡＭメモリセルのキャパシタ部上層に形成された金属配線層と接続され、
前記第２電極層は、前記ゲート電極と前記ゲート電極側壁に形成されたサイドウォール絶縁膜の境界上で、前記ゲート電極に接続され、
前記サイドウォール絶縁膜上に形成された前記第２電極層の底部の素子分離絶縁膜上面からの深さ寸法は、前記素子分離絶縁膜底部の深さ寸法よりも短く形成されたことを特徴とする半導体装置。
【請求項２】
前記ＤＲＡＭメモリセル領域のワード・トランジスタ上には、前記周辺ＭＯＳトランジスタのサイドウォール形成層と前記第１エッチングストッパ層が積層されて形成され、
前記周辺ＭＯＳトランジスタのサイドウォール形成層と前記第１エッチングストッパ層の積層膜の膜厚は、前記ＤＲＡＭメモリセル領域のワード・トランジスタの最小間隔の１／４以上かつ１／２以下としたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置において、
周辺ＭＯＳトランジスタ領域の不純物拡散領域とゲート電極上に第１エッチングストッパ層となる絶縁膜が形成され、
前記ＤＲＡＭメモリセルのキャパシタ部の上層もしくはその下層、または前記ＤＲＡＭメモリセルのキャパシタ部の上層およびその下層に第２エッチングストッパ層が形成され、
前記周辺ＭＯＳトランジスタの不純物拡散層とゲート電極は、それぞれ前記第１エッチングストッパ層と前記第２エッチングストッパ層を貫通する電極層により、前記ＤＲＡＭメモリセルのキャパシタ部上層に形成された金属配線層と接続され、
前記第２エッチングストッパ層の膜厚は前記第１エッチングストッパ層の膜厚よりも厚く形成されたことを特徴とする請求項１に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【公開番号】特開２０１２−１４２５９９（Ｐ２０１２−１４２５９９Ａ）
【公開日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願番号】特願２０１２−６３６３８（Ｐ２０１２−６３６３８）
【出願日】平成２４年３月２１日（２０１２．３．２１）
【分割の表示】特願２０００−２７５９１２（Ｐ２０００−２７５９１２）の分割
【原出願日】平成１２年９月１２日（２０００．９．１２）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願日】平成２４年３月２１日（２０１２．３．２１）
【分割の表示】特願２０００−２７５９１２（Ｐ２０００−２７５９１２）の分割
【原出願日】平成１２年９月１２日（２０００．９．１２）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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