【課題】半導体集積回路内の抵抗素子の抵抗値のばらつきを抑制した半導体装置を提供する。
【解決手段】半導体装置は基板を備える。第１の絶縁膜は基板上に設けられる。第１の抵抗部は第１の絶縁膜上に設けられる。境界膜は第１の抵抗部上に設けられる。第２の抵抗部は境界膜上に設けられる。第２の絶縁膜は、第２の抵抗部上に設けられている。第１の導電部および第２の導電部は、第２の絶縁膜上に設けられ、互いに絶縁されている。第１の導電部は、第２の絶縁膜および第２の抵抗部を貫通して境界膜の表面に接触する第１のコネクト部を含む。第２の導電部は、第２の絶縁膜および第２の抵抗部を貫通して境界膜の表面に接触する第２のコネクト部を含む。第１の抵抗部は、一端において第１のコネクト部を介して第１の導電部に電気的に接続され、かつ、他端において第２のコネクト部を介して第２の導電部に電気的に接続された抵抗素子である。 （もっと読む）

【課題】基準電圧を調整する回路を構成する抵抗素子を有するフラッシュ記憶素子である半導体装置及びその製造方法を提供する。
【解決手段】フラッシュ記憶素子である半導体装置の製造方法は、半導体基板上にトレンチを定義する鋳型パターンＭＬＤＰを形成し、鋳型パターンＭＬＤＰ上にトレンチを横切る抵抗パターンＲＰを形成し、抵抗パターンＲＰ上に互いに離隔された第１及び第２導電パターン２１０、２２０を形成し、第１及び第２導電パターン２１０、２２０に各々接続する第１及び第２配線ＵＬ１，ＵＬ２を形成する段階を有し、第１及び第２導電パターンＵＬ１，ＵＬ２は鋳型パターンＭＬＤＰの上部に各々形成される。 （もっと読む）

【課題】同一の筺体内に配置された半導体チップ間でミリ波の信号伝送媒体を介したミリ波帯域の信号を伝送できるようにすると共に、当該半導体チップ間でより簡易に高速伝送システムを実現できるようにする。
【解決手段】入力信号ＳINが基準搬送信号Ｓｆに基づいてミリ波の送信信号Ｓoutに変換され、変換後の送信信号Ｓoutが、筺体１内に配置されたＣＭＯＳチップ１０１の送信部から当該筺体１内のミリ波の信号伝送媒体５１へ伝送される場合であって、局部発振信号Ｓｆ’を発振する発振回路を有して筺体１内に配置され、信号伝送媒体５１から受信したミリ波の受信信号Ｓinを発振回路に注入して当該局部発振信号Ｓｆ’を基準搬送信号Ｓｆに同期させ、同期後の局部発振信号Ｓｆ’に基づいてミリ波の復調信号ＳOUTを復元するものである。 （もっと読む）

【課題】半導体基板上に形成された二つの抵抗体の段差上にコンタクトプラグが形成された場合に、段差のある抵抗体のコンタクト抵抗を容易かつ正確に測定する方法の提供。
【解決手段】二つの抵抗体３および４が間に絶縁膜を介して一部重なる段差上にコンタクトプラグ８ａ、８ｂ、１０ａおよび１０ｂが形成され、その上に金属配線層７、９ａ、９ｂ、１１ａおよび１１ｂが設けられている。この二つの抵抗体３と４との段差とは反対側の各抵抗体３および４の端部をそれぞれ、抵抗体３および４の端部が互いに対称となるように二つに分岐し、その二つの分岐部にそれぞれ、コンタクトプラグ８ａと８ｂの組および１０ａと１０ｂの組とをれぞれ介して各対応する金属配線層９ａ、９ｂ、１１ａおよび１１ｂにそれぞれ接続して２ヶ所から端子をとる平面レイアウトにしている。 （もっと読む）

【課題】抵抗素子を備えた半導体装置の動作を安定化することが可能な半導体装置の製造方法を提供すること。
【解決手段】抵抗パターン１７ｂとその表面に形成された金属シリサイド層４０とで構成される抵抗素子４１を備えた半導体装置の製造方法であって、抵抗パターン１７ｂと金属シリサイド層４０との接触抵抗R_cを抵抗素子４１の設計抵抗値R_dに含めて抵抗素子４１を設計するステップＳ５を有することを特徴とする半導体装置の製造方法による。 （もっと読む）

【課題】抵抗素子の占有面積を広げずに抵抗素子の抵抗値を上げることができることができる半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、絶縁膜２上に形成された複数の抵抗素子４ｂと、絶縁膜２上及び複数の抵抗素子４ｂ上に形成された第２の絶縁膜８と、第２の絶縁膜８に埋め込まれ、複数の抵抗素子４ｂの両端部それぞれ上に位置する複数の導電プラグ９ｂと、第２の絶縁膜８上に形成され、複数の導電プラグ９ｂを介して複数の抵抗素子４ｂを直列に接続する配線１０ｂとを具備する。半導体基板１に形成され、ポリシリコンからなるゲート電極４ａを有するトランジスタを具備していてもよい。ゲート電極４ａｂの表層はシリサイド化されており、ポリシリコン抵抗４ｂの表層はシリサイド化されていないのが好ましい。 （もっと読む）

【課題】抵抗体に接続される金属シリサイド非形成のコンタクト構造において、バリアメタルとシリコンとのシリサイド反応を活性化させて、高精度な抵抗素子を備える半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１００上に絶縁膜１０１を介して形成されたシリコン膜からなる抵抗体１０２と、抵抗体１０２上に形成された層間絶縁膜１０４と、層間絶縁膜１０４に形成されたコンタクトホールと、コンタクトホール内に形成され、前記抵抗体１０２と接続する配線部１０５と、層間絶縁膜１０４上に形成され、前記配線部１０５と接続する金属配線１０６とを備え、抵抗体１０２は膜中に第１導電型の不純物元素を含み、且つ表層側にシリコンよりも原子量の大きな元素がドーピングされていることを特徴とする。 （もっと読む）

【課題】薄膜抵抗である第１の多結晶シリコン膜３と配線用のコンタクト部が接続される第２の多結晶シリコン膜６の接触抵抗およびそのバラツキの増大を防止する。
【解決手段】半導体基板１上に第１の絶縁膜２を介して形成された第１の多結晶シリコン膜３と、第１の多結晶シリコン膜３上に形成され、開口窓５を有する第２の絶縁膜４と、第２の絶縁膜４上および開口部５に形成された第２の多結晶シリコン膜６と、第２の多結晶シリコン膜６および第２の絶縁膜４の上に形成された層間絶縁膜８と、層間絶縁膜８に形成され、第２の多結晶シリコン膜６と電気的に接続するプラグ層１０とを備え、第１の多結晶シリコン膜３は、第２の多結晶シリコン膜６より膜厚が薄い高抵抗体であることを特徴とする。 （もっと読む）

【課題】フォーミング時の動作電圧のばらつきを低減できる抵抗変化素子を提供する。
【解決手段】ＺｒおよびＨｆの少なくとも一方の元素を主成分として含む金属酸化物または金属酸窒化物が蛍石型構造を有する抵抗変化膜４と、前記抵抗変化膜を挟むように設けられた１対の第１および第２電極２，６と、を備え、前記抵抗変化膜の結晶構造は、一部または全部にＢｅｖａｎクラスターを有し、Ｖを蛍石型結晶構造における陰イオンサイトに陰イオンが存在しない空孔、Ｍを上記金属酸化物または金属酸窒化物の金属元素、Ｓを蛍石型結晶構造における最大の８面体型空隙サイトとしたとき、前記Ｂｅｖａｎクラスターのユニットセルにおける「−Ｓ−Ｖ−Ｍ−Ｖ−Ｓ−」となる直鎖状の連鎖の配列の方向が前記膜の主面に対して実質的に垂直である結晶の向きを有する。 （もっと読む）

【課題】本発明は、相補型金属酸化膜半導体（ＣＭＯＳ）回路並びに当該ＣＭＯＳ回路を形成する方法を提供する。
【解決手段】具体的には、本発明は、埋設抵抗部、コンデンサ、ダイオード、インダクタ、減衰器、電力分割器、およびアンテナ等などの受動素子で、残留接触抵抗値が９０オームミクロン未満であることを特徴とする受動素子を含むＣＭＯＳ回路を提供する。このような低残留抵抗値は、受動素子のスペーサ幅を約１０ｎｍから約３０ｎｍの範囲に減少するか、又はプレアモルファス化注入ステップ中に受動素子をマスキングして、受動素子に本質的にプレアモルファス化インプラントがないようにすることによって達成できる。 （もっと読む）

【課題】メタル配線、コンタクトのバラツキ要因による電圧分圧比の精度の劣化を回避すると共に、曲げ応力の耐力を低下させることなく精度を向上させたラダー抵抗を形成した半導体装置を提供すること。
【解決手段】半導体基板上に形成されるラダー抵抗を有する半導体装置において、このラダー抵抗は、並設された複数の長手状の抵抗部と、この抵抗部の長手方向に所定間隔で、抵抗部間をそれぞれ接続する複数の接続部と、接続部ごとの電圧を取り出すために設けられた複数の電圧取出部とを備えた。そして、抵抗部を電流パスに設定し、接続部を電流パスとならないようにした。 （もっと読む）

【課題】 ポリシリコンを抵抗配線として用いる抵抗分割回路において、抵抗配線と接続されるコンタクトプラグに起因する抵抗値のばらつきが低減された抵抗分割回路を得る。
【解決手段】 分岐部を有する線状のポリシリコン抵抗配線の分岐部のみにシリサイド層を形成され、そのシリサイド層を介して抵抗配線と接続されたコンタクトプラグが接続を有し、さらにコンタクトプラグと接続された取り出し電極を有する。 （もっと読む）

【課題】ＩＣ内部出力ＴＲの高精度測定方法。
【解決手段】ＩＣチップ２１内のトランジスタ２３，２４は、制御回路２２によってオンとオフが切り替えられる。同じＩＣチップ２１内に、第１外部端子２９の２つの対トランジスタ結合点と電圧モニタ用外部端子４８との間、第２外部端子３５の２つの対トランジスタ結合点と電圧モニタ用外部端子４８との間にそれぞれ結合する４つの電圧モニタ・スイッチ４１〜４４が形成されている。これらの電圧モニタ・スイッチ４１〜４４は、デコード回路５１によってスイッチング動作が制御される。これによりＩＣテスタは、第１または第２外部端子２９または３５の対トランジスタ結合点の電圧を測定することができる。この測定値を、コンタクト・プローブ７１と７３を介した測定時の電圧から引くことにより、接触抵抗成分を求めることができる。 （もっと読む）

本発明は、二層のポリシリコンから構成されている抵抗器構造に関する。本質的な装置は、専用に付着されるか、又は双極性相補形金属酸化物半導体の流れにおけるベースエピ成長のような存在する工程ステップの部分として形成される上部層を利用して形成される。このポリ層は、打ち込み線量を適切にスケーリングすることにより又はその場ドープ法により比較的高い面抵抗（310Ω/cm²（１平方インチ当たり2000Ω）を超える）をもって製造することができる。本発明において、この層は100 nm（1000 Å）以下の厚みとなるように構成されている。この厚みをもって形成されているこのような抵抗器は、より厚い層をもって製造されている抵抗器と比較して、抵抗がより良好な標準偏差を示すことが実証されている。加えて、細長い形状に製造される実用的な抵抗器は、その形状に５つの屈曲部が組み込まれている場合に、抵抗がより良好な標準偏差を明確に示す。抵抗器の端部は、すでに工程手順の部分である付着とともに自己整合法において、底部ポリ層の付加により形成される。端部の結果、本質的な抵抗器の本体は単一のポリ層から形成され、一方、端部は２つの層から生成される。これらの端部は、標準的な珪化物及び接触子のエッチング処理が、特別な配慮を必要とすることなく、構造体に加えられるのに十分な厚みを有する。加えて、専用の又はすでに使用可能なインプラントが抵抗器の端部に組み込まれ、ポリシリコンから珪化物へのオーミック接触を確実とし、又は接触子金属が実現される。これらのステップは、安定した、低抵抗の、オーミック端部接触子を有し、容易に製造される抵抗器構造を作り出し、及び310Ω/cm²（１平方インチ当たり2000Ω）を超える本質的な抵抗器を作り出すことを可能とする。
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【課題】 抵抗率のばらつきによる抵抗値のばらつきをもなくすため、抵抗素子の抵抗値を正確に知ることが可能であって、かつ、抵抗値を知るために回路領域が制限されることがない半導体装置の製造方法を提供する。
【解決手段】 抵抗素子を構成するポリシリコン膜と共にスクライブライン９上にもポリシリコン膜を成膜し、スクライブライン９上に成膜されたポリシリコン膜をパターニングし、モニタパターン７を形成する。また、モニタパターン７を使ったポリシリコン膜の抵抗率の測定結果に基づいて、抵抗素子を構成するポリシリコン膜を、このポリシリコン膜よりも上方に設けられる膜と同時にエッチングする。 （もっと読む）