【課題】アライメントマークが形成された基板を作製するにあたって、光によるアライメントマークの検出を可能としつつ、アライメントマークを形成する時間を短縮させる。
【解決手段】基板に対してアライメントマークを形成する際の基板作製方法において、前記基板を覆うようにレジスト層を形成する工程と、前記レジスト層にエネルギービームを照射することにより、所定のパターンの描画又は露光を行う露光工程と、前記描画又は露光されたレジスト層を現像し、凹凸からなるレジストパターンを形成するレジストパターン形成工程と、前記レジストパターン形成工程後、前記レジストパターンを有する部分における基板の少なくとも一部に対してウェットエッチングを行い、前記一部におけるレジストパターンの凹部よりも大きく、且つ、光を用いて検出可能な大きさを有するアライメントマークを前記基板上に形成するアライメントマーク形成工程と、を有する。 （もっと読む）

【課題】ワイドギャップ半導体基板の位置検出を、可視光を用いて高精度に行う。
【解決手段】一実施形態によれば、ナローギャップ半導体基板（例えばＳｉ基板２）の主面の所定の位置に彫り込み型のアライメントマーク４が形成されたナローギャップ半導体基板のその主面上にワイドギャップ半導体層（例えばＧａＮ層１９）をエピタキシャル成長したことにより、基板位置決め用のアライメントマークが予め埋め込まれているワイドギャップ半導体基板を提供する。 （もっと読む）

【課題】アライメントマーク形成工程時のエピタキシャル層の侵食を低減させる手段を提供すること。
【解決手段】異方性エッチングすることにより、アライメントマークの段差２１の側壁にのみ珪素系膜２２を形成する。段差２１の側壁に珪素系膜２２が形成されることにより、エピタキシャル層３０がアライメントマーク領域Ａ全体に積層された場合であっても、側壁においてエピタキシャル層３０の成長を抑制させることができ、段差２１は順テーパー形状を維持することが可能となる。 （もっと読む）

【課題】チップパターンを複数の領域に分け、各領域を別々に露光し繋ぎ合わせる分割露光を行なう際に、各領域間の繋ぎ合わせ精度を高精度にする。
【解決手段】分割パターン領域を露光する際に位置合せを行なうアライメントマークの形成を、先行の分割露光領域の外周近傍にＸ方向用Ｙ方向用を１対とするアライメントマークを少なくとも１対以上設け、後行の分割露光領域は先行の分割露光領域の外周近傍にある少なくとも１対のアライメントマークを含む重複領域を持ち、後行の露光領域から見た前記アライメントマーク座標で位置合せを行なうことを繰り返すことにより、チップパターンの全ての分割パターン領域用のアライメントマークを設ける。さらに、重ね合わせ層の露光において、高配置精度で設けた各分割パターン領域露光用アライメントマークに対して、ダイ・バイ・ダイ・アライメント法を用いて位置合せを行なう。 （もっと読む）

【課題】半導体基板のアライメントマークを繰り返し使用する。
【解決手段】ベース基板にアライメントマークを形成する段階と、アライメントマークを形成する段階の後に、ベース基板上のアライメントマークを含む領域に、結晶成長を阻害する阻害層を形成する段階と、アライメントマークの位置を基準とする開口を形成すべき位置を示す情報に基づいて、阻害層におけるアライメントマークが設けられていない領域に、ベース基板を露出する開口を形成する段階と、開口内に半導体結晶を成長させる段階とを備える半導体基板の製造方法を提供する。 （もっと読む）

【課題】半導体素子構造を構成する半導体層の成長用基板として、該半導体層と同種の半導体材料を用いる場合に、半導体層を成長した後の露光時に認識可能なアライメントマークを形成できるようにする。
【解決手段】アライメントマーク検出用光源に対して透明な材料からなる基板１０１の上に、該基板１０１と異なる屈折率を有する材料からなる第２のアライメントマーク１２０を形成する。続いて、基板１０１の上に、活性層１０５を含むＧａＮ系エピタキシャル層を第２のアライメントマーク１２０を埋め込むように成長する。続いて、第２のアライメントマーク１２０を参照しながら、ＧａＮ系エピタキシャル層に対する露光の位置合わせを行う。 （もっと読む）

【課題】透過膜に覆われた状態でも画像認識精度の低下を抑制し得るアライメントマークを備えた半導体装置、および半導体装置の製造方法を得る。
【解決手段】アライメントマーク１１のマーク本体領域１５にストライプ状の周期構造を形成する。その周期構造により、位置合わせのための撮像時の照射光の反射が大幅に抑制され、マーク本体領域１５の輝度が低くなる。一方、マーク本体領域１５の周囲のベース領域１７は、反射性に優れ、輝度が高くなる。その結果、コントラストが良好になり、画像認識精度が向上する。さらに、マーク本体領域１５での照射光の反射が大幅に抑制されるため、アライメントマーク１１を光透過性の膜が覆っている場合でも、薄膜による干渉等によってコントラストが低下しにくくなっており、画像認識精度の低下を抑制し得る。 （もっと読む）

【課題】重ね合わせ測定の精度を向上できる重ね合わせ測定マークを提供する。
【解決手段】第１パターンと第２パターンの重ね合わせ測定のためのマークにおいて、プラグ用ホールの開口パターンからなる第１パターンが形成された層間絶縁膜に該プラグ用ホールと同時に形成された第１ホールの開口パターンからなる第１マークと、前記層間絶縁膜に第１ホールと同時に形成され、前記プラグ用ホールの開口サイズと同程度で且つ第１ホールの開口サイズより小さい開口サイズを有する第２ホールの開口パターンからなる第２マークと、前記層間絶縁膜上の導電膜上に形成されたレジスト膜をパターニングして第２パターンと同時に形成されたレジストパターンからなる第３マークを含む構成とする。 （もっと読む）

【課題】デバイスの性能に影響を与えず、高精度の検出が可能なアライメントマークを形成することができるデバイスの製造方法の提供。
【解決手段】上層側の第１の膜が、下層側の第２の膜に対するエッチングに耐性を有する材料で構成される積層膜を形成する工程と、素子形成領域及びアライメントマーク形成領域の前記第１の膜をパターニングする工程と、少なくとも前記アライメントマーク形成領域の前記パターニングした第１の膜近傍を除く領域を、前記第２の膜に対するエッチングに耐性を有する材料で保護する工程と、前記パターニングした第１の膜をマスクとして、前記第２の膜を選択エッチングするエッチング工程と、を少なくとも有し、前記パターニングした第１の膜の周囲を掘下げることにより、前記第１の膜からなるアライメントマークの段差を増大させる。 （もっと読む）

【課題】 改良されたマーカの形態、特にアラインメント及びオーバレイマーカ、及び基板上にこれらのマーカを形成する方法を提供する。
【解決手段】 第一に、プロダクトフィーチャと同等のピッチＰ１を有する２つの化学的に異質のフィーチャタイプのパターンを形成する。次にこのパターンを、パターンより大きいピッチＰ２を有する所望のマーカの形態のレジスト１１によってマスキングする。最後に、２つのフィーチャタイプの一方を、開放領域内で選択的にエッチングする。その結果は、長い波長の放射で読み取るのに適切な大きいピッチＰ２を有するマーカであるが、フィーチャの縁部は、プロダクトフィーチャと同等のピッチＰ１を有する露光ステップで画定される。 （もっと読む）

【課題】精度の高い位置計測に有利なパターン形成技術を提供する。
【解決手段】パターン形成方法は、膜の形成、第１レジストを塗布する第１塗布、前記第１レジストを露光する第１露光、前記第１レジストを現像する第１現像および前記膜をエッチングする第１エッチングを含む第１リソグラフィー工程により少なくとも１つの第１エッジ対を含む第１エッジ群を前記膜に形成する第１工程と、第２レジストを塗布する第２塗布、前記第２レジストを露光する第２露光、前記第２レジストを現像する第２現像および前記膜をエッチングする第２エッチングを含む第２リソグラフィー工程により少なくとも１つの第２エッジ対を含む第２エッジ群を前記膜に形成する第２工程とを含み、前記第１エッジ対は、第１対称軸に関して対称な位置に配置された２つの第１エッジで構成され、前記第２エッジ対は、第２対称軸に関して対称な位置に配置された２つの第２エッジで構成される。 （もっと読む）

【課題】トレンチ形成工程を有する半導体装置の製造方法において、並列ｐｎ構造の形成と同時に位置合わせマーカを形成し、製造プロセスの効率化を図ること。
【解決手段】ｎ型シリコン基板２１の表面にｎ型半導体２２を形成し、ｎ型半導体２２の表面にマスク酸化膜を形成する。次いで、フォトリソグラフィおよびエッチングによってマスク酸化膜を開口し、シリコン基板２１に達する第１のトレンチを形成する。同時に、第１のトレンチよりも深い第２のトレンチが形成される。次いで、第１のトレンチをｐ型半導体２７で埋める。同時に、第２のトレンチがｐ型半導体２８で埋められる。次いで、ｎ型半導体２２の表面を研磨し平坦化する。ここまでのプロセスで、並列ｐｎ構造が形成される。このとき、第２のトレンチの上部はｐ型半導体２８で埋まらずに残り、並列ｐｎ構造の表面に窪みが形成される。この窪みが、後の工程において位置合わせマーカとして機能する。 （もっと読む）

【課題】ＳｉＣ基板１にデバイスを形成するための第１のトレンチ２およびアライメントマークとして利用するための第２のトレンチ４を形成し、第１のトレンチ２内および第２のトレンチ４内にエピタキシャル層６を成長させた際にもアライメントマークとして利用することができるようにするＳｉＣ半導体装置の製造方法を提供する。
【解決手段】第１のトレンチ２の立体角が第２のトレンチ４の立体角より大きくなるように第１のトレンチ２および第２のトレンチを形成する。これにより、エピタキシャル層６を成長させた際に、第１のトレンチ２の底部の成長レートを第２のトレンチ４の底部の成長レートより大きくすることができる。このため、ＳｉＣ基板１の表面を平坦化した際に、第２のトレンチ４が形成されていた部分に表面が凹まされた凹部７が形成されている状態にすることができ、この凹部７をアライメントマークとして利用することができる。 （もっと読む）

【課題】ダイシング時にプロセスマークが飛散するのを防止できる半導体装置とその製造方法、及び露光用マスクを提供すること。
【解決手段】シリコン基板１１の上方に導電膜を形成する工程と、導電膜をパターニングすることにより、平面形状が矩形状のデバイス領域１３にゲート電極（デバイスパターン）５２を形成すると供に、該デバイス領域１３よりも外側であって、スクライブライン１５よりも内側の空き領域E₁にプロセスパターン１２を形成する工程とを有し、プロセスパターン１２を、デバイス領域１３の隣接する二辺L₁、L₂の近傍のみに形成し、残りの二辺L₃、L₄の近傍には形成しない半導体装置の製造方法による。 （もっと読む）

【課題】工程数の増加を抑えつつアライメントマークを適切に保護できる光半導体デバイスの作製方法を提供する。
【解決手段】ＩｎＰ基板１２となるウェハ上に半導体メサ１４となる半導体積層を形成する工程と、半導体メサ１４及びアライメントマーク５０の平面形状を含むエッチングマスクを用いて半導体積層をエッチングすることにより、半導体メサ１４及びマーク用メサを形成する第１のエッチング工程と、半導体メサ１４及びマーク用メサをＩｎＰ埋込領域２８で埋め込む工程と、マーク用メサ及びその周辺のＩｎＰ埋込領域２８をエッチングする第２のエッチング工程とを行う。第２のエッチング工程の際に、ＩｎＰを選択的にエッチングすることで、マーク用メサの一部を残存させてアライメントマーク５０を形成する。 （もっと読む）

【課題】順に繰り返して配置されたライン要素及びトレンチ要素を含むマーカ構造を製作する方法を提供すること。
【解決手段】この方法は、トレンチ要素に二酸化シリコンを充填し、マーカ構造を平坦化するステップを含む。半導体表面上で犠牲酸化物層を成長させ、ライン要素の第１サブセットを、ドーパント種を含むイオン注入ビームに露出させて、この第１サブセットをドープし、そのエッチング速度を変化させる。この基板をアニールしてドーパント種を活性化させ、半dの歌い表面をエッチングして犠牲酸化物層を取り除き、第１サブセットを第１レベルの高さにし、第１サブセットが、第１サブセットと異なるマーカ構造表面部分の第２レベルと異なる第１レベルを有するようにトポロジーを生成する。 （もっと読む）

【課題】合わせマークのサイズが大きい場合でもその異常酸化を防止できるようにした半導体装置の製造方法及び合わせマークの形成方法、半導体装置を提供する。
【解決手段】基板１から第３層間絶縁層９の上面に至るプラグ電極を第１プラグ電極５と第２プラグ電極１３とに分け、第１プラグ電極５と第２プラグ電極１３とを繋ぐと共に、第１層間絶縁層３をエッチングストッパ層として使用し、第１層間絶縁層３上に合わせマーク１５を形成する。開口部Ｈを浅く形成することができるので、開口部Ｈ内をＷ層１１で埋め込むことが容易となり、合わせマーク１５を覆う酸化バリア層１７の段差被覆性を向上させることができる。 （もっと読む）

【課題】作製が簡単であり、認識が容易であるアライメントマークを用いたアライメント方法を提供する。
【解決手段】アライメントマークは、暗部を形成する凹凸領域と、明部を形成する平坦領域からなる。凹凸領域は、アライメントマーク認識装置が前記アライメントマークを認識するとき、凹凸領域を形成する凹部または凸部のエッジ部が暗く認識される幅の２倍と、前記アライメントマーク認識装置の認識限界幅の合計幅以下の幅を有する。平坦領域は、アライメントマーク認識装置がアライメントマークを認識するとき、平坦領域の両側に形成されるエッジ部が暗く認識される幅を除きアライメントマーク認識装置が認識するために必要とする幅以上の幅を有する。 （もっと読む）

【課題】 精度の高いマスクのアライメントを行うことができる半導体装置の製造方法を実現する。
【解決手段】 半導体基板１０の基板面１０ａに第１アライメントマーク１１を形成し、第１アライメントマーク１１の上方にその形状に対応した第２アライメントマーク１３が形成されるエピタキシャル層１２を基板面１０ａ上に形成する。続いて、ＫＯＨ溶液を用いてエピタキシャル層１２をエッチングすることにより、第２アライメントマーク１３が基板面１０ａである（１１０）面と異なる方位の（１１１）面に沿って優先的にエッチングされるので、エピタキシャル層１２の表面と第２アライメントマーク１３との境界を明確にすることができる。これにより、露光装置により第２アライメントマーク１３の位置及び形状を正確に認識することができ、精度の高いマスクのアライメントを行うことができる。 （もっと読む）

【課題】オーバーレイバーニア形成時に半導体基板に段差を形成し、段差の形態が維持され得るように上部に積層膜を形成してハードマスクを形成することで、ドレインキーオープンマスク工程とドレインキーオープンエッチ工程を別途設けるずとも、オーバーレイバーニアの形成が可能な半導体素子の製造方法を提供する。
【解決手段】ソースコンタクトプラグ及びドレインコンタクトプラグを形成する半導体素子１００を製造するに際して、その半導体基板１００の一部をエッチングして段差を形成することでオーバーレイバーニアを形成し、上記段差が維持されるように上記段差の上部にハードマスク１０８を形成する。ハードマスク１０８がたとえば光を透過しない不透明な膜の場合でも、オーバーレイバーニアを別途形成する工程を追加せずとも、工程が単純化し、また工程時間が短縮されて製造コストの低減に有効であり、素子の信頼性も向上する。 （もっと読む）