【課題】 ＳＴＩを形成することなく素子間の分離を可能にし、高密度に集積化できる半導体装置及びその製造方法を提供する。
【解決手段】 シリコン基板表面に段差を設けて、互いに異なる表面を形成し、各表面にトランジスタを形成し、トランジスタ間をシリコン層と絶縁性のサイドウォールとによって絶縁分離する。ＳＴＩを設けていないため、トランジスタを高密度に集積できる。 （もっと読む）

【課題】ＳｉＧｅ層をＦｉｎＦＥＴのチャネル領域とし、ＦｉｎＦＥＴのチャネル幅（フィン高さ）の設計に自由度を有するフィン構造のＦＥＴを有する半導体装置、及び、その製造方法を提供する。
【解決手段】Ｓｉ半導体層上にＧｅ濃度が段階的に変化して形成されたバッファ層と、バッファ層との界面のＧｅ濃度に応じたＧｅ濃度でバッファ層上に形成されたＳｉＧｅ層とにより所定の高さで形成されたフィンと、フィンの側面にゲート絶縁膜を介して形成されたゲート電極と、フィンのゲート電極の両側に形成されたソース領域及びドレイン領域とを有し、フィンにおけるゲート絶縁膜を介してゲート電極と対向したチャネル領域は、ＳｉＧｅ層の領域内に形成されていることを特徴とするフィン構造のＦＥＴを有する半導体装置とする。 （もっと読む）

【課題】島状半導体層の側壁に形成される三次元構造のトランジスタの優れた特性を生かしつつ、インバータ、ＮＡＮＤ、ＮＯＲ、ＡＮＤ、ＯＲ、あるいはそれらの組み合わせを含む論理回路が構成された半導体装置を提供する。
【解決手段】表面に１以上の島状半導体層を有する半導体基板と、各島状半導体層の側壁部に形成されトランジスタもしくは抵抗体として動作する１以上の素子と、１以上の島状半導体層に形成された複数の前記素子が組み合わされて論理回路を構成するように前記素子を互いに接続する導電部とを備えることを特徴とする半導体装置。 （もっと読む）

【課題】チップ面積の増大を抑制しつつ、外部インターフェース回路が搭載された集積回路の低電圧化を図る。
【解決手段】半導体基板１１上に集積回路を形成した後、凹部３２が形成された絶縁膜３１を集積回路上に形成し、凹部３２内が埋め込まれるようにして非晶質半導体層３３を絶縁膜３１上に形成し、非晶質半導体層３３にレーザを照射することにより、非晶質半導体層３３の溶融結晶化を行い、凹部３２の周囲に略単結晶半導体粒３４を形成し、略単結晶半導体粒３４に外部インターフェース回路を形成する。 （もっと読む）

【課題】島状半導体層を有する半導体装置において、基板上に形成した島状半導体層の側壁部と基板表面部もしくは前記基板表面に平行な面とにそれぞれの箇所に適した回路素子や非回路パターンを形成した半導体装置およびその製造方法を提供する。
【解決手段】半導体基板上の一部の領域に形成された島状半導体層と、前記島状半導体層の側壁上に形成された第１素子と、前記半導体基板上の他の領域の表面に形成された１以上の第２素子と前記他の領域の表面に形成された非回路パターンとのいずれか一方あるいは両方を備えることを特徴とする半導体装置。 （もっと読む）

【課題】 不要な電流路の形成が防止でき、正常な信号伝達が可能な半導体装置を提供する。
【解決手段】 一方の主面の表面領域にＮ−領域と、そのＮ−領域の一部又はそのＮ−領域に隣接して設けられたＰ領域とを有するＰ型基板に設けられた半導体装置であって、その半導体装置は、Ｐ領域の表層部の一部に互いに分離して設けられた第１Ｎ型領域及び第２Ｎ型領域と、第１Ｎ型領域の上に設けられた第１電極と、第２Ｎ型領域の上に設けられた第２電極と、第１Ｎ型領域と第２Ｎ型領域の間のＰ領域の表面に設けられたゲート電極とを有してなる半導体素子を含み、第１Ｎ型領域及び第２Ｎ型領域がＰ領域によって囲まれて、Ｎ−領域と分離されている。 （もっと読む）

シリコンオンインシュレータデバイスを開示する。該デバイスでは、ソースまたはドレイン真下でディープＮ注入を行うことにより、前記デバイスの薄膜部分で誘発される寄生チャネル（１１０）がソース（１０１）とドレイン（１０１）との間で電流が流れることが防止される。ディープＮ注入を行うことで空乏領域の形成が防止され、これによりソース（１０１）とドレイン（１０１）との間で発生し得る電流の流れが遮断される。
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【課題】 フローティングゲートの蓄積電荷量によりデータを記憶するプログラム可能なメモリのデータ保持特性を、マスク位置合わせずれなどの影響を受けることなく、保証する。
【解決手段】 メモリセルを構成するフローティングゲートトランジスタ（ＦＴＲ）のフローティングゲート（ＦＧ）とドレインコンタクト（１４）の距離λｍは、周辺トランジスタ（ＰＨ）の制御ゲート（ＣＧ）とコンタクト（ＣＴ）の間の最小設計寸法に基づいて定められる距離λよりも大きくする。 （もっと読む）

【課題】 半導体装置の性能を向上させる。
【解決手段】 不揮発性メモリセルのメモリトランジスタのゲート絶縁膜２５ａ用のＯＮＯ膜を形成し、その上にメモリトランジスタのゲート電極２０ａを形成し、ゲート電極２０ａの側面を急速熱酸化により酸化して絶縁膜２３を形成する。制御用トランジスタおよび高耐圧用のＭＩＳＦＥＴのゲート絶縁膜２５ｂ，２５ｄ用の酸化シリコン膜を熱酸化と該熱酸化後のＣＶＤにより形成してから、この酸化シリコン膜をＭＩＳＦＥＴ形成領域１Ｂで除去し、その後、熱酸化処理によりＭＩＳＦＥＴ形成領域１Ｂにゲート絶縁膜２５ｃ用の酸化シリコン膜を形成する。ゲート絶縁膜２５ｂ，２５ｄの膜厚は、ゲート絶縁膜２５ｃよりも厚い。 （もっと読む）

【課題】 低電圧トランジスタと高電圧トランジスタとを混載しても、高電圧トランジスタの駆動能力が低下するのを防ぐことができる半導体装置とその製造方法を提供すること。
【解決手段】 第１、第２ゲート電極３９ａ、３９ｂの側面から第１の間隔W4をおいてシリコン基板２０に形成された第１n型ソース／ドレイン領域４８ａ、第２p型ソース／ドレイン領域４８ｂと、第３、第４ゲート電極３９ｃ、３９ｄのそれぞれの側面から第１の間隔W4よりも広い第２の間隔W3をおいてシリコン基板２０にそれぞれ形成された第２n型ソース／ドレイン領域４８ｃ、第１p型ソース／ドレイン領域４８ｄと、第３、第４ゲート電極３９ｃ、３９ｄの上面の縁からそれらの側方のソース／ドレインエクステンション４２ｃ、４２ｄの上に延在する第３、第４絶縁性サイドウォール４３ｃ、４３ｄとを有することを特徴とする半導体装置による。 （もっと読む）

【課題】 ホウ素及びリンを含むシリコン層を最下層に有するゲート電極の端部の尖りが抑制された半導体装置及びその製造方法を提供する。これによってゲート電流の増加を抑制し、CMOSデバイスのNBTI劣化を抑制する。
【解決手段】 半導体装置１０は、シリコン基板１１と、シリコン基板１１上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成され、ホウ素及びリンを含むポリシリコン層１８ｂを最下層に有するゲート電極１７とを備える。ポリシリコン層１８ｂ中のホウ素の最大濃度と最小濃度との比が１００以下である。 （もっと読む）

【課題】同一半導体基板上に形成されたｐＭＯＳトランジスタ及びｎＭＯＳトランジスタにおける移動度を向上させることができる半導体装置を提供する。
【解決手段】面方位（００１）のｎ型ウェル領域１３には、ソース領域１４及びドレイン領域１５が離隔して形成されている。ソース領域１４とドレイン領域１５との間のｎ型ウェル領域１３上にはゲート絶縁膜１６が形成され、ゲート絶縁膜１６上にはゲート電極１７が形成されている。ソース領域１４とドレイン領域１５との間のｎ型ウェル領域１３に形成されるチャネル領域のチャネル長方向は、ｎ型ウェル領域１３の方位＜１００＞に設定され、チャネル長方向には引っ張り応力が発生している。 （もっと読む）

【課題】結晶欠陥の発生を抑えた高信頼度の電界効果トランジスタと、高集積の電界効果トランジスタとを１つの半導体チップ内に形成することのできる技術を提供する。
【解決手段】分離幅が０.３μｍ未満の素子分離領域を有するマスクＲＯＭ部では、活性領域ＡＣＴの平面形状を矩形の角を削った多角形とすることにより、活性領域ＡＣＴにおける結晶欠陥の発生を抑制して電界効果トランジスタのソースとドレインとの間に流れるリーク電流を低減し、電界効果トランジスタのゲートＧと活性領域ＡＣＴとの合わせに余裕が小さいレイアウトが必要とされるセンスアンプデータラッチ部では、活性領域ＡＣＴを矩形とすることで、電界効果トランジスタを狭ピッチで配置する。 （もっと読む）

半導体基板の上に設けられた第１導電型の不純物を含むボディ領域を有する半導体層と、半導体層の上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられたゲート電極と、半導体層のうち、ゲート電極の側下方に位置する領域に設けられ、第２導電型の不純物を含むソース領域及びドレイン領域とを備え、ゲート電極とボディ領域とが電気的に短絡されている電界効果トランジスタであって、半導体層からソース領域及びドレイン領域を除いた領域のうち、ソース領域またはドレイン領域との接合部の少なくとも一部は、ボディ領域のうちソース領域及びドレイン領域との接合部を除く部分よりも高濃度で第１導電型の不純物を含んでいる。
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【課題】 通常のＣＭＯＳプロセスを用いて、チップサイズを抑制しながら隣接端子間のノイズに対する耐性を向上することのできる駆動回路およびデータ線ドライバを提供することを目的とする。
【解決手段】 分離領域１１５に高濃度Ｎ型拡散層１１６を設けることにより、寄生ＮＰＮトランジスタ１０２のコレクタ電流を削減することができるので、通常のＣＭＯＳプロセスを用いて、チップサイズを抑制しながら隣接端子間のノイズに対する耐性を向上することのできる駆動回路およびデータ線ドライバを提供することができる。 （もっと読む）

【課題】ソースドレインエクステンションからゲート絶縁膜へのボロンの拡散が抑制された信頼性の高い半導体装置およびその製造方法を得ること。
【解決手段】半導体基板と、前記半導体基板の上層部に所定の間隔で形成された一対のソースドレインエクステンションと、前記半導体基板上の前記一対のソースドレインエクステンションに挟まれた領域に前記ソースドレインエクステンションとオーバーラップする領域を有して形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備え、前記ゲート絶縁膜は、前記ゲート電極と前記ソースドレインエクステンションとのオーバーラップ領域に対応する領域のみが、窒素が導入された窒素導入領域とされている。 （もっと読む）

半導体部品はＲＥＳＵＲＦトランジスタ（１００，２００，３００，４００，５００）を備え、ＲＥＳＵＲＦトランジスタは、第１の導電型の第１半導体領域（１１０，２１０，３１０，４１０，５１０）と、第１半導体領域の上方に位置する第２の導電型の電気的浮遊半導体領域（１１５，２１５，３１５，４１５，５１５，５４５）と、を含む。ＲＥＳＵＲＦトランジスタは更に、電気的浮遊半導体領域の上方に位置する第１の導電型の第２半導体領域（１２０，２２０，３２０，４２０，５２０）と、第２半導体領域の上方に位置する第１の導電型の第３半導体領域（１３０，２３０）と、そして第２半導体領域の上方に位置する第２の導電型の第４半導体領域（１４０，２４０，３４０，４４０，５４０）と、を含む。特定の実施形態では、第４半導体領域及び電気的浮遊半導体領域は、逆バイアスが第３半導体領域と第４半導体領域との間に印加されると第２半導体領域を空乏化する。
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