【課題】チップサイズを縮小可能な半導体集積回路のレイアウト設計方法、プログラム、及びレイアウト設計装置を提供すること。
【解決手段】チップ内にＹ方向メタルデータを持つプリミティブセルが存在するか判定する工程（ステップＢ１）と、プリミティブセルが上下に隣接しているか判定する工程（ステップＢ３）と、各プリミティブセル内のＹ方向メタルデータを有する層が同じか判定する工程（ステップＢ４）と、各プリミティブセルのうち移動可能なスペースがあるプリミティブセルがあるか判定する工程（ステップＢ５）と、各判定を満たす場合に、各プリミティブセルの種類が同じか否かを判定する工程（ステップＢ６）と、各プリミティブセルの種類に応じてプリミティブセルのＸ座標の配置位置調整を行う工程（ステップＢ７、８）と、プリミティブセルの位置を固定する工程（ステップＢ９）と、を含む。 （もっと読む）

【課題】チップ全体の密度検証においてマクロセル部分での設計規則違反の判定を出さないようにすること。
【解決手段】検証エリアの内側と外側に内側補助区画と外側補助区画とをそれぞれ設定し（ステップＳ１９）、内側補助区画のパターン占有面積に外側補助区画のパターン占有面積を加味した検証エリアのパターン密度Ｄ２が密度基準を満たすか否かを判定する（ステップＳ２０）。 （もっと読む）

【課題】半導体装置のレイアウトの自由度を向上させる。
【解決手段】本発明による半導体装置は、第1行おいて、行方向に連続的に配置される第1電源供給セル２０及び複数の第１セル１０と、第1行に隣接する第２行において、行方向に連続的に配置され、前記第１行に隣接する複数の第２セル１０とを具備する。第１電源供給セル２０は、行方向に直交する第１電源配線６２に接続され、第１電源配線６２から供給される電圧に応じた電源電圧を、複数の第１セル１０及び複数の第２セル１０に供給する。第２行において、第１行に配置された第１電源供給セル２０に隣接する第２セルと第１電源配線６２とは、直接接続されず第１行に配置された第１電源供給セル２０を介して接続される。 （もっと読む）

【課題】回路セル内の領域を有効活用して十分な補償容量を確保し、電源電圧の変動を確実に抑制し得る半導体装置等を提供する。
【解決手段】本発明の半導体装置は、第１の方向に並んで配置された複数の素子を含む回路セル２と、この回路セル２の第１の方向に隣接して配置され回路セル２の電源に接続可能な補償容量Ｃ１、Ｃ２を有する基本端セル１（１ａ）とを備えて構成される。補償容量Ｃ１、Ｃ２を構成する拡散層１０、１１は、回路セル２の所定領域（素子間接続領域Ｒ１）を第１の方向に沿って延伸形成されている。また、拡散層１０、１１の上部にはゲート配線１６、１７が延伸形成されている。本発明の構成により、回路セル２の素子間接続領域Ｒ１を有効に活用しつつ、補償容量のＣ１、Ｃ２の容量値を増加させて電源変動の変動を確実に抑えることが可能となる。 （もっと読む）

【課題】チップへの回路セルの実装率を保ちつつ、微細化の進んだ半導体素子および配線の均等性を保つことのできる技術を提供する。
【解決手段】ＮＡＮＤ回路セルを形成するｎチャネル型ＭＩＳＦＥＴＱｎ２およびｎチャネル型ＭＩＳＦＥＴＱｎ３のそれぞれのゲート電極４を同一ノードとし、同じ入力信号に従って同時にオン・オフ動作を行う構成とする。ｎチャネル型ＭＩＳＦＥＴＱｎ２およびｎチャネル型ＭＩＳＦＥＴＱｎ３は隣接して配置し、電気的には直列に接続された構造とする。また、ＮＡＮＤ回路セルを形成ｐチャネル型ＭＩＳＦＥＴＱｐ３およびｐチャネル型ＭＩＳＦＥＴＱｐ４のそれぞれのゲート電極４を同一ノードとし、同じ入力信号に従って同時にオン・オフ動作を行う構成とする。ｐチャネル型ＭＩＳＦＥＴＱｐ３およびｐチャネル型ＭＩＳＦＥＴＱｐ４は隣接して配置し、電気的には直列に接続された構造とする。 （もっと読む）

【課題】通常モードでの動作及びスキャンテストモードでの動作のいずれにおいても適切なタイミングで動作する半導体集積回路を提供する。
【解決手段】フリップフロップの基本回路３０と、実働クロックの入力とスキャンテスト用クロックの入力とを排他的に出力端子に接続するセレクタ回路３２とを含み、基本回路３０のクロック端子ＣＫｉｎにセレクタ回路３２の出力端子が接続されている回路を分割できない回路ブロック１０２として、回路ブロック１０２を組み合わせることによって半導体集積回路を構成する。 （もっと読む）

【課題】セルに供給される電源に依存しない自由な配置を実現し、常時通電用電源線と電源遮断用電源線を並層で構成しても、電源幹線から基準電位線への配線接続が容易な半導体集積回路を提供すること。
【解決手段】複数の回路セルを有する半導体集積回路は、当該半導体集積回路の電源幹線と、電源幹線から縞状に配線された電源配線群と、一時的に回路セルへの電源供給を遮断する電源スイッチセルと、電源スイッチセルを介して遮断用電源が供給される電源遮断対象セルと、電源スイッチセルを介さず、常時通電用電源が供給される常時通電セルと、を備える。電源配線群は、第１層メタル配線を介して電源スイッチセルと電源遮断対象セルを接続する遮断用電源供給線と、第２層メタル配線を介して電源スイッチセルと常時通電セルを接続する基準電位供給線とを含む。 （もっと読む）

【課題】レイアウトパターンに依存した基本論理セル２の特性ばらつきを抑制する。
【解決手段】論理回路の部品として機能する基本論理セル（２）と、論理回路の部品としての機能を含まないダミーセル（１、２１）とを具備する半導体集積回路を構成する。基本論理セル（２）は、基板に形成される拡散層（１３、１４）を含むものとする。そして、拡散層（１３、１４）は、基本論理セル（２）が、他のセル（１、２、２１）に隣接して配置されるときに、それらの境界からの距離（Ｌ３）が、第１長さとなる位置に設けられていることが好ましい。また、ダミーセル（１、２１）は、基板に形成されるダミー拡散層（３、４）を備えるものとする。そして、ダミー拡散層（３、４）は、ダミーセル（１、２１）が、他のセル（１、２、２１）に隣接して配置されるときに、それらの境界からの距離（Ｌ１）が、第１長さになる位置に設けられることが好ましい。 （もっと読む）

【課題】レイアウト修正による遅延変動を抑制しつつ半導体集積回路のプラズマダメージを軽減する製造方法を提供する。
【解決手段】半導体集積回路の製造方法は、コンピュータによって実行され、第１ゲート電極２１に接続する金属配線と、第１ゲート電極２１とのアンテナ比を検証するステップと、アンテナ比の検証結果に基づいて半導体集積回路のレイアウトを変更するステップとを具備する。レイアウトを変更するステップは、複数の論理セルから、アンテナ比の検証結果に応じたゲート面積の論理セルを選択するステップと、論理セルを、論理動作しないフィルセル４０として空き領域に配置するステップと、フィルセル内の第２ゲート電極４１を金属配線に接続するステップとを備える。 （もっと読む）

【課題】ライブラリ開発工数を低減することができる集積回路装置の設計方法及び製造方法並びに電子機器を提供すること。
【解決手段】本発明の集積回路装置の設計方法は、第１〜第Ｎの異なる論理をそれぞれ有する第１〜第Ｎの論理セルの特性情報と第１〜第Ｍの異なる電流供給能力をそれぞれ有する第１〜第Ｍの電流供給セルの特性情報とを含むライブラリを作成し（ステップＳ２０）、ライブラリを用いて論理回路の回路接続情報及びレイアウトパターンを作成し（ステップＳ３０）、論理回路の回路接続情報及びレイアウトパターンに基づいて論理回路を含む集積回路の回路接続情報及びレイアウトパターンを作成する（ステップＳ４０）。ステップＳ３０において、論理回路が第ｎ（１≦ｎ≦Ｎ）の論理と第ｍ（１≦ｍ≦Ｍ）の電流供給能力を有する回路を含む場合には、第ｎの論理セルと第ｍの電流供給セルを用いて回路接続情報及びレイアウトパターンを作成する。 （もっと読む）

【課題】チップサイズの増大を防ぎ、かつ、電源ノイズに対する耐性が向上した基本セルを提供する。
【解決手段】基板の表面から所定の深さまでの領域に第１の導電性不純物が拡散された第１のウェル拡散層と、第１のウェル拡散層の上に設けられた絶縁膜と、絶縁膜上に設けられた第１のダミーパターンとからなる容量素子を有する。 （もっと読む）

【課題】チップ内におけるＩＲドロップの最大値とばらつきを低減できる半導体集積回路の設計方法を提供する。
【解決手段】本発明の半導体集積回路の設計方法は、複数のセルの接続関係を示すネットリストに基づいて、セットアップタイミング条件を満たすように複数のセルをセル配置領域に仮配置するステップと、セル配置領域を複数に分ける複数のパワーリージョンを生成するステップと、各セルごとの消費電流を示したセルパワーファイルを用いて各パワーリージョンごとの消費電流を算出するステップと、セットアップタイミング条件の違反にはならない範囲で、各パワーリージョンの消費電流を参照して、仮配置されたセルの配置位置を調整するステップとを有する。 （もっと読む）

【課題】スイッチの配置配線を短時間で容易に行う。
【解決手段】第１電源線（例えば実ＶＤＤ線）と内部電圧線間に回路セルを有する回路ブロックと、内部電圧線に接続される２本の電圧セル線２３Ａ,２３Ｂと、第２電源線（例えば実ＶＳＳ線）に接続される２本の電源セル線２４Ａ,２４Ｂと、スイッチ制御線２９に接続される制御セル線２５と、トランジスタ（ＴＲ１,ＴＲ２）と、を有するスイッチセル２０Ｎが、回路ブロック１の周囲の四方全てに配置される。各スイッチセル２０Ｎにおいて、制御セル線２５がセル中心を通り一方向に配置され、２本の電圧セル線２３Ａ,２３Ｂと、２本の電源セル線２４Ａ店Ｂの各々が、制御セル線２５と並行に、かつ、制御セル線２５を挟んで制御セル線２５から等距離の位置に互いに並行に配置されている。 （もっと読む）

【課題】ウエル基板の電位制御によるリーク電流削減を行おうとした場合に、上層配線からの接続部が信号配線の多い領域に配置されていると、配線混雑が発生する。
【解決手段】基板電源供給セル１００にて電源配線１１０をコの字状に形成することにより基板電源配線１２０の一部を露出させ、以て上層配線への接続部１４０を基板電源供給セル１００の境界部に配置することにより、信号配線効率を低下させないでリーク電流を削減する。 （もっと読む）

【課題】電源ノイズを抑制する。
【解決手段】電源電圧Ｖｄｄまたは基準電圧Ｖｓｓが印加される主配線（第１基準電圧幹線ＶＳＳ１）と、複数の副配線（基準電圧枝線ＶＳＳＢ）と、複数の基準電圧枝線ＶＳＳＢに接続されている複数の回路セル（不図示）と、入力される制御信号に応じて、複数の基準電圧枝線ＶＳＳＢのうち、所定の回路セルが接続されている基準電圧枝線ＶＳＳＢと第１基準電圧幹線ＶＳＳ１との接続および遮断を制御する電源スイッチセルＳＷ１,ＳＷ２,…と、複数の基準電圧枝線ＶＳＳＢを相互に接続する補助配線５０と、を有する。 （もっと読む）

【課題】半導体集積回路装置のメモリセルの特性抽出、仕様文書の作成等の手間を軽減できるようにする。
【解決手段】メモリセルを有する半導体集積回路装置において、メモリセルは同一であり、メモリセルを構成するｐチャネルＭＩＳＦＥＴとｎチャネルＭＩＳＦＥＴがそれぞれ形成されるウェル領域に対する給電部を共通セルトポロジーで構成する。要するに、メモリセルの基体電位を固定または可変にする場合に固定型回路と可変型回路が共通セルトポロジーとして設計される。これによって、メモリセルの特性抽出、仕様文書の作成等の手間を軽減することができる。 （もっと読む）

【課題】集積回路を設計するための集積回路設計装置に関し、集積回路の設計を効率よく行える集積回路設計装置を提供することを目的とする。
【解決手段】本発明は、チップ領域を分割した領域である複数の実装ブロック毎に、実装ブロックを分割した仮想配置領域であるコートを入力手段により設計者から設定し、配置することにより集積回路の設計を行う集積回路設計装置であって、コートをいずれかの実装ブロックに配置するブロック配置処理部と、論理回路を機能毎にまとめたブロックである機能ブロックを、実装ブロック上に配置されたコート上に配置する領域割付処理部と、実装ブロックにおけるコートの配置状態を評価するブロック評価処理部とを有し、評価処理部は、機能ブロックの面積が実装ブロックに配置されたコートの面積に占める割合を算出し、算出された機能ブロックとコートとの面積の割合をコート毎に図形により表示する。 （もっと読む）

【課題】ハードマクロが、その上層の配線から受ける影響を最小限に抑え、ハードマクロ上を効率的に使った配線を実現する。
【解決手段】半導体集積回路（２８）のレイアウトを、以下の方法で実行する。まず、記憶部（６）から半導体集積回路（２８）の回路情報（３２）を読み込む。そして、予めハードマクロ（２１）（３１）に設定された配線配置可能方向条件を読み込んで、ハードマクロ（２１）（３１）上の所定の領域において配置が可能な配線の方向条件を決定する。そのうえで、回路情報（３２）と方向条件とに基づいて配線処理を行う。この配線処理は、ハードマクロ（２１）（３１）上を配置する配線のうち、方向条件を満たす配線を配置する。 （もっと読む）

【課題】半導体集積回路においてゲートのデータ密度に起因するトランジスタの特性バラツキを抑制する。
【解決手段】本発明による半導体集積回路の自動レイアウト装置１０は、セルをゲート方向に隣接して配置する際、セルの境界付近に配置済みのゲートを基準ゲート１１１とし、その周辺の所定の領域内に存在するゲート数を規定の範囲内とするように、配置するセルを決定する。 （もっと読む）

【課題】パワーゲーティング回路を備えて、容易に電源配線を行うことができ、コストが削減される。
【解決手段】論理合成が行われ、論理合成結果から、被制御回路のセルが特定され、レベルシフタ１１およびトランジスタスイッチ１２を格子状に配列し、セルが配置される被制御領域１３が形成され、レベルシフタ１１およびトランジスタスイッチ１２に電源配線１４ａ，１４ｂがそれぞれ形成され、被制御領域１３にセルが配置されるようになる。これにより、被制御領域１３の消費電力の上限が一定となり、被制御回路のセルの配置や配線の自動化が容易になって、レイアウトの短ＴＡＴ化およびコストダウンを行うことができる。 （もっと読む）