【課題】 ソフトエラーによる影響が多数の素子に及ぶことを回避可能な半導体集積回路装置を提供する。
【解決手段】 半導体集積回路装置は、第１面を有する半導体基板１を含んでいる。複数のウェル１、２が第１面上に配置される。ウェルは、第１導電型の複数の第１ウェルおよび第２導電型の複数の第２ウェルからなり、複数の第１ウェルが１つの第２ウェルを囲み且つ複数の第２ウェルが１つの第１ウェルを囲む。複数のインバータ接続構造は、それぞれが入力と出力とを互い違い電気的に接続された第１インバータおよび第２インバータからなる。１つのインバータ接続構造を構成する素子は、相互に隣接する１つの第１ウェルおよび１つの第２ウェルからなり且つ相互に重複しない複数のウェル対の１つの中に形成される。 （もっと読む）

【課題】アクセスをより高速化する。
【解決手段】ｎＭＯＳトランジスタＱＮ１のゲートとｐＭＯＳトランジスタＱＰ１のゲートがポリシリコン配線Ｇ１０により構成され、ｎＭＯＳトランジスタＱＮ２のゲートとｐＭＯＳトランジスタＱＰ２のゲートがポリシリコン配線Ｇ２０により構成され、ｎＭＯＳトランジスタＱＮ３及びＱＮ４のゲートがそれぞれポリシリコン配線Ｗ１０及びＷ２０により構成され、ポリシリコン配線Ｇ１０とポリシリコン配線Ｗ２０がｎＭＯＳ領域１３ＡからｎＭＯＳ領域１３Ｂへ延びる第１の方向に並べて配置され、ポリシリコン配線Ｇ２０とポリシリコン配線Ｗ１０が第１の方向に並べて配置されているので、第１の方向に対して垂直な第２の方向に延在するビット線の長さがトランジスタ２個分となる。 （もっと読む）

【課題】 製造誤差等によるメモリセルの特性のバラツキによらずに全てのメモリセルに対して書き込みを保証でき、かつ、書き込み処理時間および消費電力を抑制できる半導体記憶装置を提供する。
【解決手段】 メモリセル１とダミーメモリセル１ａへの書き込み処理は、ライトアンプ制御信号ＷＡＥに基づいて制御される。書き込み処理の終了タイミングは、ダミーメモリセル１ａの記憶状態を示す書き込み完了信号ＷＲＳＴに基づいて決まる。ダミーメモリセル１ａの書き込み所要時間が、メモリセル１への書き込み所要時間の最大値以上になるように、ダミーメモリセル１ａやその周辺回路を設計する。例えば、メモリセル１とダミーメモリセル１ａに含まれるトランジスタの特性を互いに異ならせたり、ライトアンプの特性を異ならせたり、ビット線対｛ＢＬ、／ＢＬ｝とダミービット線対｛ＤＢＬ、／ＤＢＬ｝の負荷を異ならせたりする。 （もっと読む）

【課題】 ＳＮＭを容易に計測可能なスタティックランダムアクセスメモリおよびＳＮＭ計測方法を提供する。
【解決手段】 第１インバータＩＶ１は、第１、第２端子Ｎ１、Ｎ２間に直列接続された第１負荷素子Ｌ１および第１トランジスタＤ１、第１入力端子、第１出力端子を含む。第２インバータＩＶ２は、第３、第４端子Ｎ３、Ｎ４間に直列接続された第２負荷素子Ｌ２および第２トランジスタＤ２、第１出力端子と接続された第２入力端子、第１入力端子と接続された第２出力端子、を含む。第１、第２トランスファートランジスタＴ１、Ｔ２は、第１出力端子と第１ビット線、第２出力端子と第２ビット線を、それぞれ選択的に電気的に接続する。第１、第２インバータ、第１、第２トランスファートランジスタからなるメモリセルからデータが読み出される際、第２端子は第１電位を供給され、第４端子は第１電位と異なる第２電位を供給される。 （もっと読む）

【課題】ソフトエラーの発生を検知することが可能な半導体集積回路装置を提供すること
【解決手段】正規のデータを蓄積する第１メモリ回路１と、正規のデータの値が変化しているか否かを判定する判定情報を蓄積する第２メモリ回路３と、正規のデータの値が変化しているか否かを、判定情報に基づいて判定する判定回路５とを具備する。そして、第２メモリ回路３のデータ蓄積ノードの容量を、第１メモリ回路１のデータ蓄積ノードの容量よりも大きくする。 （もっと読む）

【課題】所望のタイミングで高速な初期値設定を可能にすると共に、セルの形成面積の増大を抑え、また、初期値決定のためのＳＲＡＭセルのパターン変更を容易にする。
【解決手段】ＳＲＡＭセルは、ソースが接地されたＮＭＯＳトランジスタＱ７を有する。第１記憶ノードＮ１、第２記憶ノードＮ２およびＮＭＯＳトランジスタＱ７のドレインは、同一の配線層に形成された第１，第２及び第３のアルミ配線２１，２２，２３にそれぞれ接続する。第３のアルミ配線２３は、第１及び第２のアルミ配線２１，２２の一方と一体形成され、且つ、他方に近接して配設される。 （もっと読む）

セルをアレイ中に配置する方法が開示されている。方法は、第１のアレイ中にセルを複数回（６００、６０２、６０４）配置する工程を含む。セルは、また第２のアレイ中にも複数回（６０６、６０８、６１０）配置される。第２のアレイは、第１のアレイからオフセット距離（Ｏ_２）だけ離して隣接して配置される。
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本発明は、二つのインバータと複数のスイッチを備えたＳＲＡＭメモリセルであって、ＳＲＡＭセルがＮ／Ｐシャント能力を提供する技術において製造され、インバータの入力が少なくとも一対のビットライン（ＢＬａ、ＢＬａ／；ＢＬｂ、ＢＬｂ／）に前記スイッチの二つを介して接続されており、前記スイッチが信号ワードライン（ＷＬａ、ＷＬｂ）によって制御され、各インバータが第１導電性タイプの第１トランジスタ（ＭＮ０、ＭＮ１）と第２導電性タイプの第２トランジスタ（ＭＰ０、ＭＰ１）を備え、そして、各スイッチが第１導電性タイプの少なくとも第３トランジスタ（ＭＮ２、ＭＮ３）を備えるＳＲＡＭメモリセルであって、インバータにおける第２導電性タイプの二つのトランジスタ（ＭＰ０、ＭＰ１）がメモリセルの二つの対向端部領域にそれぞれ配置されていることを特徴とするＳＲＡＭメモリセルを提案する。
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