【課題】ＳＲＡＭセルに必要な配線層を減らすことができる半導体装置及びその設計方法を提供すること。
【解決手段】半導体装置は、ビットライン２２が容量素子３１より下方にあるスタック型の構成を有するＤＲＡＭとＳＲＡＭとが混載されてなる。そして、ＳＲＡＭのノード間接続２４は、ＤＲＡＭの容量下部電極３２が形成される層以下であって、ビットライン２２が形成される層以上の層の、例えば容量コンタクト２３と同じ層に形成されている。 （もっと読む）

【課題】マルチビットエラーの発生を低減できる半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置では、同一行において互いに隣り合う２つのメモリセルＭＣ０、ＭＣ１の４つのアクセストランジスタＮ３Ａ、Ｎ４Ａ、Ｎ３Ｂ、Ｎ４Ｂは、共通のｐ型ウェル３内に形成されており、メモリセルＭＣ０のアクセストランジスタＮ３Ａ、Ｎ４Ａの各ゲートとメモリセルＭＣ１のアクセストランジスタＮ３Ｂ、Ｎ４Ｂの各ゲートとは異なるワード線ＷＬＡ、ＷＬＢに電気的に接続されている。 （もっと読む）

【課題】半導体装置のソフトエラー耐性を高める。
【解決手段】第１導電型の半導体層に形成された第２導電型の拡散層により形成された第２導電型のトランジスタと、第２導電型の半導体層に形成された第１導電型の拡散層により形成された第１導電型のトランジスタからなる少なくとも２つのインバータ回路を備えた半導体装置において、第２導電型の拡散層は、素子分離領域により隔てられた複数の領域に分割され、第１金属配線により接続されており、第１導電型の拡散層は、素子分離領域により隔てられた複数の領域に分割され、第２金属配線により接続されていること特徴とする半導体装置を提供することにより上記課題を解決する。 （もっと読む）

【課題】電流駆動能力を向上させ、リーク電流を防止する半導体記憶装置とその製造方法を提供する。
【解決手段】第１Ｎチャネルトランジスタと第１Ｐチャネルトランジスタを構成する第１ゲート電極が延伸して第２Ｐ型ソースドレインに接続され、第２Ｎチャネルトランジスタと第２Ｐチャネルトランジスタを構成する第２ゲート電極が延伸して第１Ｐ型ソースドレインに接続され、第２Ｐ型ソースドレインと接続される領域の第１ゲート電極の上面と第２Ｐ型ソースドレインの表面との段差は、第１Ｎチャネルトランジスタにおける第１ゲート電極の上面と第１Ｎ型ソースドレインの表面との段差よりも低く、第１Ｐ型ソースドレインと接続される領域の第２ゲート電極の上面と第１Ｐ型ソースドレインの表面との段差は、第２Ｎチャネルトランジスタにおける第２ゲート電極の上面と第２Ｎ型ソースドレインの表面との段差よりも低い。 （もっと読む）

【課題】ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタとが接続するドレイン領域において、トランジスタ特性を悪化させる不具合が生じないＣＭＯＳデバイスを含む半導体装置を提供する。
【解決手段】基板１１上の半導体領域に形成されたソース領域１８Ａと、ドレイン領域１７Ａとを有するｎチャネルＭＩＳトランジスタと、半導体領域に形成されたソース領域１８Ｂと、ドレイン領域１７Ｂと有するｐチャネルＭＩＳトランジスタとを具備する。ドレイン領域１７Ａと１７Ｂとが接続するように配置されると共に、同一の材料で形成され、ソース領域１８Ａ，１８Ｂの少なくともいずれかがドレイン領域１７Ａ，１７Ｂと異なる材料で形成されている。 （もっと読む）

【課題】メモリセルの面積を増大させたり、ＣＭＯＳプロセスを追加させることなく、信頼性の高い不揮発性メモリを実現すること。
【解決手段】６個のＭＯＳトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２、Ｔ１、Ｔ２よりなるＳＲＡＭセルと、第１トランスファＭＯＳトランジスタＴ１のゲートと電気的に接続される第１ワード線と、第２トランスファＭＯＳトランジスタＴ２のゲートと電気的に接続される第２ワード線と、を備える。駆動回路は、第１ＰＭＯＳトランジスタＰ１に係る書き込み動作の際、Ｎ型ウェル２、第１、第２ＰＭＯＳトランジスタＰ１、Ｐ２のソースに絶対値が接合耐圧以下の正電圧を印加するとともに、第１ワード線Ｗ１に正電圧を印加し、第２ワード線Ｗ２の接地電圧を印加し、かつ、第１データ線Ｄ１に接地電圧を印加する。 （もっと読む）

【課題】ＳＲＡＭメモリセルへの諸々の要請、特に微細化の要請を十分に満たし、しかも当該ＳＲＡＭメモリセルに応じて配線の高抵抗化を適宜調節するも、ＳＲＡＭメモリセルの適切なソフトエラー耐性の向上を、容易且つ確実に実現する。
【解決手段】ＣＭＯＳインバータＩＶ１の第１のゲート配線ＧＷ１において、第１の駆動トランジスタＤＴ１と第１の負荷トランジスタＬＴ１との間に、第１の高抵抗部ＨＲ１が設けられている。同様に、ＣＭＯＳインバータＩＶ２の第２のゲート配線ＧＷ２において、第２の駆動トランジスタＤＴ２と第２の負荷トランジスタＬＴ２との間に、第２の高抵抗部ＨＲ２が設けられている。 （もっと読む）

【課題】分離絶縁膜上の配線と、この配線の側面上に形成されたサイドウォールと、配線と活性領域上の不純物拡散とを接続するシェアードコンタクトを備えた半導体装置であっても、シェアードコンタクから半導体基板へのリーク電流の発生を抑制することができる半導体装置およびその製造方法を提供する。
【解決手段】本発明に係る半導体装置は、半導体基板１００の主表面上に選択的に形成された分離絶縁膜と、半導体基板１００の主表面上において、分離絶縁膜２０Ａにより規定される活性領域２ｃと、分離絶縁膜上にて、活性領域３ｂに達する凹部５０と、凹部５０を覆うように形成された第１絶縁膜１０Ａと、第１絶縁膜１０Ａ上に形成され、凹部５０を充填し、第１絶縁膜１０Ａと材質の異なる第２絶縁膜１０Ｂと、凹部５０と隣り合う位置の活性領域２ｃの主表面上に形成された不純物拡散層２ｃ１と、不純物拡散層２ｃ１上に形成された導電膜とを備える。 （もっと読む）

【課題】ゲート電極のパターニングずれが引き起こす特性変動を抑制でき、ＳＲＡＭを構成する半導体装置を提供する。
【解決手段】直線形状を有する第１の半導体領域１と第２の半導体領域２が互いに平行に配置され、これらの半導体領域と直行するように直線形状を有する第１のゲート電極３と第２のゲート電極４が互いに平行に配置されている。第１の半導体領域１および第１のゲート電極３はトランジスタＴｒ１ａを構成する。また、第２の半導体領域２および第１のゲート電極３はトランジスタＴｒ１ｂを構成する。また、第２の半導体領域２および第２のゲート電極４は、トランジスタＴｒ２を構成する。一方、第１の半導体領域１のうち第２のゲート電極４の両側に位置する部分の一方（第１のゲート電極から遠い側）にはコンタクトが配置されていないため、この領域はトランジスタを構成しない。 （もっと読む）

【課題】ＳＲＡＭを備えた半導体記憶装置において、ビット線に接続されるコンタクトの寄生容量を低減する。
【解決手段】ＳＲＡＭにおけるワード線（ＷＬ）とビット線（ＢＬ）とに接続されたＭＯＳトランジスタ（１１）のゲート電極（２ａ）は、ＭＯＳトランジスタ（１１）のドレイン領域とビット線（ＢＬ）とを電気的に接続するコンタクト（１１ａ）から離れる向きに突出する凸部（３ａ）を備えている。ゲート電極（２ａ）とワード線（ＷＬ）とを電気的に接続するコンタクト（１１ｂ）は、ゲート電極（２ａ）の凸部（３ａ）に設けられている。 （もっと読む）

【課題】アクセスライン（例：ビットライン）間の容量性結合を低減した二重ポートＳＲＡＭを提供する。
【解決手段】本発明は、ビットライン２２と１８、２１と１９間を一定電圧のシルード用ランナー５１，５３でシールドする。このシルード用ランナー５１，５３は、レベル間の相互接続を介して接地電圧あるいは電源電圧に接続される。ワードライン１１，１２もまた同様な方法によりシールドされる。 （もっと読む）

【課題】
本発明は、レジストマスク端が斜め形状であるために生じる問題を解決するとともに、不純物のイオン注入をマスクすべき領域の境界領域以外における不純物分布をほぼ保持する半導体装置の製造方法を提供することにある。
【解決手段】
上記の課題を解決するため、本発明は、半導体表面から離れた任意の一固まりの不純物領域を半導体基板内部に形成する工程であって、イオン注入用のマスクパターン端の配置の変更を伴った、複数回のイオン注入を行う工程を備える半導体装置の製造方法を提供する。 （もっと読む）

【課題】 スリムな細長の集積回路装置及びこれを含む電子機器の提供。
【解決手段】 集積回路装置は、走査線を駆動するための制御信号を生成する走査ドライバブロックＳＢと、走査線と電気的に接続するためのパッドＰＤｔと、その接続ノードＤＮＤｔがＰＤｔパッドと電気的に接続され、高電位側電源及び低電位側電源の間にプッシュプル接続されるトランジスタｐＤＴｒｔ、ｎＤＴｒｔとを含む。トランジスタｐＤＴｒｔ、ｎＤＴｒｔが、走査ドライバブロックＳＢからの制御信号に基づいてゲート制御される。トランジスタｐＤＴｒｔ、ｎＤＴｒｔの少なくとも一方の一部又は全部と重なるように、該トランジスタｐＤＴｒｔ、ｎＤＴｒｔの少なくとも一方の上層にパッドＰＤｔが配置される。 （もっと読む）

引張り応力歪み薄膜を利用するＳＲＡＭデバイス、およびそのようなＳＲＡＭデバイスを製造するための方法が提供される。一実施の形態では、ＳＲＡＭデバイス（５０）は、電気的に結合されるとともに物理的に分離されるＮＦＥＴ（５４）およびＰＦＥＴ（５２）を含む。ＰＦＥＴ（５２）は、ゲート領域（６４）、ソース領域（６０）およびドレイン領域（５８）を有する。引張り応力歪み薄膜（７６）は、ＰＦＥＴ（５２）のゲート領域（６４）の上、ならびにソース領域（６０）およびドレイン領域（５８）の少なくとも一部の上に配置される。ＳＲＡＭデバイス（５０）のセルを製造するための方法は、基板（５６）の上に重なるＮＦＥＴ（５４）およびＰＦＥＴ（５２）を形成することを含む。ＰＦＥＴ（５２）およびＮＦＥＴ（５４）は、電気的に結合されるとともに物理的に分離される。引張り応力歪み薄膜（７６）は、ＰＦＥＴ（５２）のゲート領域（６４）の上、ならびにソース領域（６０）およびドレイン領域（５８）の少なくとも一部の上に堆積される。
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【課題】 各メモリセルに設けられている２つのポートの各々をデータの書き込みと読み出しとの両方に切り換えて使用する半導体集積回路において、２つのポートの間における特性のアンバランスを改善する。
【解決手段】 この半導体集積回路は、第１のビット線ＡＢに第１の配線を介して接続された共通の不純物拡散領域１３を有し、隣接する第１及び第２のメモリセルの第１のポートをそれぞれ構成する第１及び第２のトランジスタＱＮ１３及びＱＮ２３と、第３のビット線ＢＢに第２の配線を介して接続された不純物拡散領域１１を有し、第１のメモリセルの第２のポートを構成する第３のトランジスタＱＮ１５と、第１及び第２のポートを介して複数のメモリセルに対するデータの書き込み及び読み出しをそれぞれ行う２つの書き込み／読み出し回路とを具備し、第２の配線の長さが第１の配線の長さよりも短い。 （もっと読む）

【課題】高速かつ低消費電力動作が可能なブートストラップ回路を有する半導体装置を得る。
【解決手段】ＮＭＯＳ構成のパストランジスタＱ１のゲート電極（フローティングゲート電極）とボディ領域とを電気的に接続し、パストランジスタＱ１のゲート電極にＮＭＯＳ構成の分離トランジスタＱ２のドレインを接続する。分離トランジスタＱ２はゲート電極に電源Ｖddが付与される。上記したパストランジスタＱ１及び分離トランジスタＱ２はＳＯＩ基板上に他の素子と素子分離して形成される。 （もっと読む）

【課題】 簡単な構成で、製造工程上でも大きな変更をすることなく、ノード部に高抵抗を付加して、ソフトエラー対策を施すことを可能とする。
【解決手段】 本発明の半導体装置は、ＳＲＡＭメモリセルを構成する第１および第２のＣＭＯＳインバータ回路と、これらＣＭＯＳインバータ回路の一方の入力端子と他方の出力端子との間を互いに接続するように設けた第１および第２の抵抗要素とを備え、前記２つのＣＭＯＳインバータ回路のゲート電極パターン７ａ、７ｂと、前記２つのＣＭＯＳインバータ回路のノードＮｂ、Ｎａを接続するポリシリコンパターン１１ａ、１１ｂを設け、このポリシリコンパターン１１ａ、１１ｂに下地の段差形状を利用して自己整合的に高抵抗部分１１ａ１を形成し、この高抵抗部分１１ａ１で第１および第２の抵抗要素を構成したものである。 （もっと読む）

【課題】 ＳＲＡＭに含まれている複数のメモリセルに格納されるデータによって変化するリーク電流の最大値を効率的に求めることができるリーク電流測定方法を提供する。
【解決手段】 このリーク電流測定方法は、電源投入後にＳＲＡＭに流れるリーク電流を測定することにより、第１の測定値を得るステップ（ａ）と、複数のメモリセルに第１のデータパターンを格納してＳＲＡＭに流れるリーク電流を測定することにより、第２の測定値を得るステップ（ｂ）と、複数のメモリセルに第１のデータパターンと相補的な第２のデータパターンを格納してＳＲＡＭに流れるリーク電流を測定することにより、第３の測定値を得るステップ（ｃ）と、第１の測定値と第２の測定値と第３の測定値とに基づいて、ＳＲＡＭに流れるリーク電流の最大値を算出するステップ（ｄ）とを具備する。 （もっと読む）

スタティックランダムアクセスメモリ（ＳＲＡＭ）セルの陽子および重イオンＳＥＵ感度を鈍くするための方法およびシステムが開示される。第１の受動遅延素子がＳＲＡＭセルの第１の帰還経路の能動遅延素子に直列に挿入され、第２の受動遅延素子がＳＲＡＭセルの第２の帰還経路に挿入されている。受動遅延素子によってＳＲＡＭセルの陽子ＳＥＵ感度が鈍くなり、また、能動遅延素子によってＳＲＡＭセルの重イオン感度が鈍くなる。また、受動遅延素子によって、ＳＲＡＭセルが動的モードにある場合に生じる可能性のあるＳＥＵからＳＲＡＭセルが保護される。 （もっと読む）

【課題】６トランジスタ型ＳＲＡＭメモリセルにおいて、横型メモリセルレイアウトが多く用いられる様になってきが、形状が横長であるが故に、例えばビット線を第２層目の配線にした場合、横方向に走るワード線とＶＳＳ電源が同層で近接して並走し、ワード線の寄生容量負荷の増大や、配線パーティクルによる歩留低下という課題があった。
【解決手段】第２層目配線にて、列方向に並んで配置された複数のワード線３５１と、第３層目配線にて、行方向に並んで配置された複数の対をなすビット線３５２，３５３と、それぞれ対をなすビット線の間に配置された複数のＶＤＤ電源配線３５４と、第４層目配線にて、ビット線より１層上の配線層で形成されたＶＳＳ電源配線とを設けた。ビット線と並走するＶＳＳ電源の並走距離が短くなるので、ビット線容量が軽くなるとともに、ショート不良に至る確率が減少し歩留が向上する。 （もっと読む）