【課題】同時に読み書きを行うデュアルポートＳＲＡＭにおいて、データの読み出し速度を改善する。
【解決手段】各々のメモリセルは、第１及び第２のストアノードにデータを保持する第１及び第２のインバータと、第１のビット線対と第１及び第２のストアノードとの間にそれぞれ接続された第１及び第２のＮチャネルトランジスタによって構成される書き込み／読み出しポートと、第１のストアノードのデータをゲートに受ける第１のＰチャネルトランジスタ、第２のビット線対の一方と第１のＰチャネルトランジスタのドレインとの間に接続された第２のＰチャネルトランジスタ、第２のストアノードのデータをゲートに受ける第３のＰチャネルトランジスタ、第２のビット線対の他方と第３のＰチャネルトランジスタのドレインとの間に接続された第４のＰチャネルトランジスタによって構成される読み出しポートとを具備する。 （もっと読む）

【課題】セル面積の増大なくソフトエラー対策用の電荷容量を付加することができる半導体記憶装置。
【解決手段】アレイ状に配置された複数のフルＣＭＯＳ型のメモリセルを備えた半導体記憶装置において、第１の活性層１１Ａと第１のゲート配線１２Ａから第１のドライバトランジスタが構成され、第１の活性層１１Ａと第３のゲート配線１２Ｃから第１のアクセストランジスタが構成され、第２の活性層１１Ｂと第１のゲート配線１２Ａから第１のロードトランジスタが構成され、第３の活性層１１Ｃと第４のゲート配線１２Ｄから第２のロードトランジスタが構成され、第４の活性層１１Ｄと第４のゲート配線１２Ｄから第２のドライバトランジスタが構成され、第４の活性層１１Ｄと第２のゲート配線１２Ｂから第２のアクセストランジスタが構成され、第５のコンタクト配線１３Ｅと導電膜、第６のコンタクト配線１３Ｆと導電膜により電荷容量体が構成される。 （もっと読む）

【課題】セルサイズを縮小化しつつ、読み出し特性を向上させることができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のＳＲＡＭセルＭＣがマトリクス状に配置されたメモリセルアレイを有する。ＳＲＡＭセルＭＣは、第１のインバータＩＮＶ１と、第１のインバータＩＮＶ１と入力端及び出力端が相互に接続された第２のインバータＩＮＶ２と、第１のインバータＩＮＶ１又は第２のインバータＩＮＶ２のいずれか一方の入力端にゲートが接続された第１の読み出しドライバトランジスタＱｒｄ１と、第１の読み出しドライバトランジスタＱｒｄ１を介して第１の読み出しビット線ＲＢＬと接続され、ゲートが読み出しワード線ＲＷＬに接続された第１の読み出し転送トランジスタＱｒｘ１とを備える。第１の読み出し転送トランジスタＱｒｘ１は、メモリセルアレイ内の少なくとも２つのＳＲＡＭセルＭＣ１、ＭＣ２の間で共有される。 （もっと読む）

【課題】 素子分離絶縁膜の微細化、及びＭＯＳトランジスタの性能向上を図る。
【解決手段】
第１のＭＯＳトランジスタと第２のＭＯＳトランジスタを有する半導体装置において、第１のＭＯＳトランジスタ１１が形成される半導体基板１００の第１の領域１０と、第１の領域１０に隣接され、かつ第２のＭＯＳトランジスタ２１が形成される半導体基板１００の第２の領域２０と、第１領域１０と第２領域２０の間に形成された第１の素子分離絶縁膜３０と、第１領域１０に形成された複数層の半導体エピタキシャル層１２とを有し、第１の素子分離絶縁膜３０のアスペクト比が６．７以上である半導体装置。 （もっと読む）

【課題】ラッチ型メモリセルのラッチ部のサイズを増大させることなく、データ保持特性を改善する。
【解決手段】ラッチ型メモリセルの記憶ノードを構成するゲート電極配線（２１ａ，２１ｃ）と交差する方向に、フラッシュメモリセルトランジスタの固有の配線と同一配線層の導電線（２６ａ，２６ｂ）を連続的に延在させて配置する。ゲート電極配線と導電線の交差部において容量を形成し、導電線を固定電位に維持する。 （もっと読む）

【課題】寸法の異なる開口パターンを同時に精度よく被加工材料に形成することのできる半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、半導体基板上に形成された第１の膜３、および第１の膜３上の第１の膜３と異なる材料からなる第２の膜４に、小開口パターン１０および大開口パターン１１を形成する工程と、第２の膜４上に、第２の膜４の小開口パターン１０および大開口パターン１１のうち、小開口パターン１０のみを実質的に塞ぐ閉塞膜７を形成する工程と、閉塞膜７を形成した後、第１の膜３の大開口パターン１１の内側側面に選択的に等方性エッチングを施し、第１の膜３の小開口パターン１０および大開口パターン１１のうち、大開口パターン１１の寸法のみを拡げる工程と、を含む。 （もっと読む）

【課題】シェアードコンタクトホールの開口不良を抑制できる半導体装置およびフォトマスクを提供する。
【解決手段】シェアードコンタクトホールＳＣ１、ＳＣ２は、ゲート電極層ＧＥ１、ＧＥ２とドレイン領域ＰＩＲとの双方に達している。平面視において、ゲート電極層ＧＥ１、ＧＥ２の一方側壁Ｅ２が、一方側壁Ｅ１の仮想延長線Ｅ１ａよりも他方側壁Ｅ４側にずれて位置している。平面視において、ゲート電極層ＧＥ１、ＧＥ２のシェアードコンタクトホールＳＣ１、ＳＣ２が達する部分の線幅Ｄ１の中心線（Ｃ２−Ｃ２）が、ゲート電極層ＧＥ１、ＧＥ２のチャネル形成領域ＣＨＮ１、ＣＨＮ２上に位置する部分の線幅Ｄ２の中心線（Ｃ１−Ｃ１）に対してずれて位置している。 （もっと読む）

【課題】ＳＲＡＭなどにおいて、共通コンタクトの内壁面を被覆する導電膜により負荷抵抗素子を構成でき、セルサイズを縮小できる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板に形成された第１ドライバトランジスタと第１ドライバトランジスタに接続された第１負荷抵抗素子Ｒ１とを有して第１記憶ノードが構成された第１インバータと、同様の構成の第２インバータを有し、第１記憶ノード（１２）と第２ドライバトランジスタのゲート電極（２１）を接続するように、また、第２記憶ノードと第１ドライバトランジスタのゲート電極を接続するように、第１及び第２共通コンタクトＳＣＴ１，ＳＣＴ２が形成され、ここで、第１及び第２共通コンタクト開口部の底面及び内壁面を被覆して第１導電膜２４が形成されており、第１導電膜の内側に埋め込み絶縁膜が形成されており、第１導電膜が第１及び第２負荷抵抗素子を構成する。 （もっと読む）

【課題】ＳＲＡＭ回路を有する半導体装置の生産性を向上させる。
【解決手段】シリコン基板に形成されたＳＲＡＭ回路は、第１方向Ｄ１に延在するゲート電極を有するＭＩＳトランジスタと、第１配線層、第２配線層Ｍ２および第３配線層Ｍ３と、第２配線層Ｍ２に形成されたビット配線ＢＬ、第１電源配線ＶＬ１（電源電圧ＶＤＤを供給）、および、第２電源配線ＶＬ２（基準電圧ＶＳＳを供給）と、第３配線層Ｍ３に形成されたワード配線ＷＬとを有する。第２配線層Ｍ２の各配線ＢＬ，ＶＬ１，ＶＬ２は第１方向Ｄ１に交差する第２方向Ｄ２に延在し、第３配線層Ｍ３のワード配線ＷＬは第１方向Ｄ１に延在するように配置されている。このようなＳＲＡＭ回路を有する半導体装置は、更に、第１方向Ｄ１に延在し、第３配線層Ｍ３に形成された外部配線ＥＬを有する。 （もっと読む）

【課題】ビット線長を短くすることによって、ＳＲＡＭの性能を向上させることができるメモリセルを提供する。
【解決手段】第１及び第２のインバータと、第１のインバータの出力端子がソース２０ａに、ワード線１１がゲート電極である多結晶シリコン層３０に、ビット線１０ａがドレイン２０ｂに電気的に接続されたＮＭＯＳ Ｔｒａｎｓｆｅｒトランジスタ１０２ａと、第２のインバータの出力端子がソース２０ａに、ワード線１１がゲート電極である多結晶シリコン層３０に、ビット線１０ｂがドレインに電気的に接続されたＮＭＯＳ Ｔｒａｎｓｆｅｒトランジスタ１０２ｂを具備し、メモリセル１の高さＬは、トランジスタ１つ分の高さＬａと、トランジスタのソース又はドレイン上のコンタクトの中心から連接するセルとの境界線４０までの距離Ｌｂとの和になる。 （もっと読む）

【課題】基板上に形成される、ワード線長およびビット線長が異なるＳＲＡＭの動作速度を、簡単な構成により最適化する半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、基板上の第１の領域に形成された第１のＳＲＡＭ２０Ａと、基板上の第２の領域に形成された第２のＳＲＡＭ２０Ｂと、を備え、第１のＳＲＡＭ２０Ａでは、ワード線ＷＬの方がビット線ＢＬよりも長く、第２のＳＲＡＭ２０Ｂでは、ビット線ＢＬの方がワード線ＷＬよりも長く、第１のＳＲＡＭ２０Ａでは、ワード線ＷＬが、ビット線ＢＬを構成する配線層よりも下の配線層に形成され、第２のＳＲＡＭ２０Ｂでは、ビット線ＢＬが、ワード線ＷＬを構成する配線層よりも下の配線層に形成される。 （もっと読む）

第１のＰチャンネルトランジスタ及び第１のＮチャンネルトランジスタは、それぞれ第１及び第２のゲート電極によって形成される。第２のゲート電極は、第１のゲート電極に電気的に接続される。第２のＰチャンネルトランジスタ及び第２のＮチャンネルトランジスタは、それぞれ第３及び第４のゲート電極によって形成される。第４のゲート電極は、第３のゲート電極に電気的に接続される。第１のＰチャンネルトランジスタ、第１のＮチャンネルトランジスタ、第２のＰチャンネルトランジスタ、及び第２のＮチャンネルトランジスタの各々は、共通ノードに電気的に接続されたそれぞれの拡散端子を有する。第１、第２、第３、及び第４のゲート電極の各々は、平行に配向されたいくつかのゲート電極トラックのうちのいずれかに沿って、そのゲート電極トラックに隣接するゲート電極トラックに関連付けられたいずれのゲートレベル特徴部レイアウトチャンネル内に形成されたゲートレベル特徴部とも物理的に接触することなく延びるように形成される。 （もっと読む）

【課題】スタティック型半導体記憶装置のメモリセルのトランジスタの基板電圧を、早いタイミングで所定電圧レベルに駆動し、スタティック・ノイズ・マージンを十分に確保し、安定にデータの読出を行なう。
【解決手段】メモリセルの負荷トランジスタ（ＰＱ１，ＰＱ２）の基板領域へ印加される基板電圧（ＶＰＳ）の遷移を、遅くともワード線（ＷＬ）の選択状態への駆動タイミングまでのタイミングに設定する。 （もっと読む）

【課題】基板コンタクトセルのセルサイズを縮小化させることにより、ＳＲＡＭセルアレイのセル集積度を向上させる。
【解決手段】第２のＳＲＡＭセル１０ｂは、第１のＳＲＡＭセル１０ａと長辺方向に沿って隣接すると共に、第１のＳＲＡＭセルに対し短辺方向に所定のズレ量だけずれて配置され、第３のＳＲＡＭセル１０ｃは、第１のＳＲＡＭセルと短辺方向に沿って隣接すると共に、第１のＳＲＡＭセルに対し長辺方向にずれることなく配置され、第４のＳＲＡＭセル１０ｄは、第２のＳＲＡＭセルと短辺方向に沿って隣接すると共に、第３のＳＲＡＭセルと長辺方向に沿って隣接するように配置され、第２の基板コンタクトセル１０ｆは、その一方の横辺位置が第１の基板コンタクトセル１０ｅの一方の横辺位置よりも所定のズレ量だけ内側に位置していると共に、その他方の横辺位置が第１の基板コンタクトセルの他方の横辺位置よりも所定のズレ量だけ内側に位置している。 （もっと読む）

【課題】シェアードコンタクトと不純物拡散領域との接触抵抗を小さくする。
【解決手段】半導体基板３０１上に、ゲート絶縁膜３１２を介して形成された第１のゲート電極３１０と、ゲート絶縁膜３２２を介して形成された第２のゲート電極３２０と、第１および第２のゲート電極３１０および３２０の間の半導体基板３０１表面に形成された不純物拡散領域と、第２のゲート電極３２０と不純物拡散領域との間を接続するシェアードコンタクト２２４とを備える半導体記憶装置において、シェアードコンタクト２２４は、セルフアラインコンタクト手法による開口と、第２のゲート電極３２０と接続を取るための開口とにより形成される。このセルフアラインコンタクト手法を用いることで、シェアードコンタクト２２４と不純物拡散領域との接触面積が最大限確保され、接触抵抗が低減される。 （もっと読む）

【課題】分割されたメモリアレイの端部について、ダミーパターンを配置することにより、面積増加要因となってしまう。
【解決手段】分割されたメモリアレイの端部Ｙ１列に構成された回路をメモリセルトランジスタと同形状のブロック選択トランジスタＢＴで構成する。主ビット線ＧＢと副ビット線ＬＢとの接続部のパターンをメモリセル（Ｙ２，Ｙ３列）と同形状にすることで、パターンを均一にすることができメモリアレイ生成用のダミーパターンを不要とする。 （もっと読む）

【課題】シェアードコンタクトがエクステンション領域に接触することによるジャンクションリークを抑制することができ、且つ面積の増大や抵抗の上昇を招くことなくコンタクトを取ることができ、素子特性及び微細化に寄与する。
【解決手段】シェアードコンタクトを有する半導体装置の製造方法であって、半導体基板１０１上にゲート絶縁膜１０３を介してゲート電極１０４を形成する工程と、基板１０１の表面をカバー膜１０６で被覆する工程と、ゲート電極１０４の少なくとも一方の側壁面及び該側壁面に隣接する基板表面でカバー膜１０６を除去する工程と、カバー膜１０６の除去により露出した基板１０１の表面から半導体層１１１，１１２をエピタキシャル成長し、基板１０１とゲート電極１０４の側壁面とを電気的に接続する工程と、ゲート電極１０４をマスクに用いてソース／ドレイン領域を形成する工程とを含む。 （もっと読む）

【課題】読み出しマージンを大きくとることができ、且つ、スタンバイ状態において記憶トランジスタに電圧ストレスが印加されない書き換え可能な不揮発性半導体記憶素子を提供する。
【解決手段】ＴＲＵＥ側記憶トランジスタおよびＢＡＲ側記憶トランジスタと、両記憶トランジスタのドレインと対応するビット線との間に接続された選択トランジスタと、２つの選択トランジスタのゲートに接続されたワード線と、２つのＣＭＯＳインバータをクロス接続して構成されたフリップフロップと、各記憶トランジスタのドレインとフリップフロップの対応する入出力部との間に接続された２つのゲートトランジスタとを備える。 （もっと読む）

【課題】アクティブ領域に発生する結晶欠陥を抑制することにより、半導体装置の不良率を低減できる技術を提供する。
【解決手段】本実施の形態１は、ＳＲＡＭの平面構成に関するものである。そして、本実施の形態１の特徴の１つは、図４に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域のアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３をすべて分離構造とすることを前提として、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３の幅をアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の中央部の幅よりも広げる。例えば、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３をＬ字形状にする。 （もっと読む）

【課題】 ワードライン電圧及びメモリ・セル性能を増強するためのレベル・シフタを提供する。
【解決手段】 回路及び方法は、第１電源電圧によって電力供給される第１回路と、第２電源電圧によって電力供給される第２回路とを含む。レベル・シフタが、第１回路と第２回路との間に接続される。レベル・シフタは、少なくとも１つの実行すべき動作と動作を実行するコンポーネントとに依存する入力信号に従って、第１電源電圧及び第２電源電圧のうちの１つを含む回路に対する電源電圧出力を選択するように構成される。 （もっと読む）