半導体装置及びその製造方法
【課題】シェアードコンタクトがエクステンション領域に接触することによるジャンクションリークを抑制することができ、且つ面積の増大や抵抗の上昇を招くことなくコンタクトを取ることができ、素子特性及び微細化に寄与する。
【解決手段】シェアードコンタクトを有する半導体装置の製造方法であって、半導体基板１０１上にゲート絶縁膜１０３を介してゲート電極１０４を形成する工程と、基板１０１の表面をカバー膜１０６で被覆する工程と、ゲート電極１０４の少なくとも一方の側壁面及び該側壁面に隣接する基板表面でカバー膜１０６を除去する工程と、カバー膜１０６の除去により露出した基板１０１の表面から半導体層１１１，１１２をエピタキシャル成長し、基板１０１とゲート電極１０４の側壁面とを電気的に接続する工程と、ゲート電極１０４をマスクに用いてソース／ドレイン領域を形成する工程とを含む。
【解決手段】シェアードコンタクトを有する半導体装置の製造方法であって、半導体基板１０１上にゲート絶縁膜１０３を介してゲート電極１０４を形成する工程と、基板１０１の表面をカバー膜１０６で被覆する工程と、ゲート電極１０４の少なくとも一方の側壁面及び該側壁面に隣接する基板表面でカバー膜１０６を除去する工程と、カバー膜１０６の除去により露出した基板１０１の表面から半導体層１１１，１１２をエピタキシャル成長し、基板１０１とゲート電極１０４の側壁面とを電気的に接続する工程と、ゲート電極１０４をマスクに用いてソース／ドレイン領域を形成する工程とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳトランジスタが形成された半導体装置に係わり、特にコンタクトによってソース又はドレイン領域とゲート電極を接続するシェアードコンタクトを有する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体基板上に形成されたＳＲＡＭなどの半導体装置において、コンタクトによってソース又はドレイン領域とゲート電極とを接続するシェアードコンタクト（Shared Contact）を設けた構成が提案されている（例えば、特許文献１，非特許文献１参照）。
【０００３】
この種のシェアードコンタクトは、ソース又はドレイン領域とゲート電極とを接続する必要上、通常のコンタクトホールよりも穴径が大きい。シェアードコンタクトと通常のコンタクトを同時加工する場合、穴径の大きいシェアードコンタクトはエッチングレートが高いため、ゲート電極の側壁の絶縁膜（サイドウォールスペーサ）の突き抜けが発生しやすい。サイドウォールスペーサが突き抜けた場合は、シェアードコンタクトがソース／ドレイン領域のエクステンション領域と接触する。エクステンション領域が極めて薄いため、シェアードコンタクトがエクステンション領域と接触するとジャンクションリークが発生するという問題がある。
【０００４】
これを回避するために、ゲート電極を素子分離絶縁膜上に配置して、この部分でコンタクトさせる方法が提案されている（例えば、非特許文献２参照）。しかし、この方法では、シェアードコンタクトの接触面積が小さくなるため抵抗が上昇する、或いは接触面積を確保することで素子の微細化の妨げになってしまうなどの問題があった。
【０００５】
また、ゲート電極の側壁絶縁膜を除去した後、基板表面からゲート側面に跨るシリサイド層を形成することにより、ゲート電極の側面とソース又はドレイン領域とをシリサイド層により接続する方法が提案されている（例えば、特許文献２参照）。しかし、この方法では、シェアードコンタクトのために複数の新たなプロセスを必要とするため、プロセスの複雑化を招くことになる。
【特許文献１】特開２００５−１５８８９８号公報
【特許文献２】特開２００７−２７３４８号公報
【非特許文献１】2003 symposium on VLSI Technology Digest of Technical Papers page 13 and 14.
【非特許文献２】2006 IEDM Technical Digest Pages 685-688.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ＭＩＳトランジスタのソース又はドレイン領域とゲート電極とをコンタクトさせるためのシェアードコンタクトがエクステンション領域に接触することによるジャンクションリークを抑制することができ、且つ面積の増大や抵抗の上昇を招くことなくコンタクトを取ることができ、素子特性及び微細化に寄与し得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の少なくとも一方の側壁面と該側壁面に隣接する前記基板の表面とを接続するようにエピタキシャル成長により形成された半導体層と、前記ゲート電極の両側の前記基板の表面又は前記半導体層に形成されたソース／ドレイン領域と、を具備してなることを特徴とする。
【０００８】
また、本発明の別の一態様に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極を形成した基板の表面をカバー膜で被覆する工程と、前記ゲート電極の少なくとも一方の側壁面及び該側壁面に隣接する基板表面で前記カバー膜を除去する工程と、前記カバー膜の除去により露出した前記基板の表面から半導体層をエピタキシャル成長し、前記基板と前記ゲート電極の側壁面とを電気的に接続する工程と、前記ゲート電極をマスクに用い、前記基板の表面部又は前記半導体層にソース／ドレイン領域を形成する工程と、を含むことを特徴とする。
【０００９】
また、本発明の別の一態様は、メモリ部とロジック部を有する半導体装置の製造方法であって、前記各部で半導体基板上にゲート絶縁膜を介してそれぞれ複数のゲート電極を形成する工程と、前記各ゲート電極及び前記基板の表面をカバー膜で被覆する工程と、前記メモリ部内のシェアードコンタクトすべき第１のトランジスタのゲート電極の両側の少なくとも一方、及び前記ロジック部内のチャネル領域に歪みを与えるべき第２のトランジスタのゲート電極の両側の部分で、前記基板の表面に形成されたカバー膜を除去する工程と、前記カバー膜をマスクに用いて、前記基板の表面部をエッチングして溝を形成する工程と、前記第１のトランジスタのゲート電極の両側壁面の少なくとも一方で前記カバー膜を除去する工程と、前記基板に設けた溝内に半導体層をエピタキシャル成長すると共に、前記第１のトランジスタのゲート電極の側壁面まで該半導体層を成長エピタキシャルすることにより、前記各溝内を前記半導体層で埋め込むと共に、前記第１のトランジスタのゲート電極の側壁面と前記基板とを前記半導体層により電気的に接続する工程と、前記ゲート電極をマスクに用い、前記基板の表面部又は前記半導体層にソース／ドレイン領域を形成する工程と、を含むことを特徴とする。
【００１０】
また、本発明の別の一態様は、メモリ部とロジック部を有する半導体装置の製造方法であって、メモリ部とロジック部を有する半導体装置の製造方法であって、前記各部で半導体基板上にゲート絶縁膜を介してそれぞれ複数のゲート電極を形成する工程と、前記各ゲート電極及び前記基板の表面をカバー膜で被覆する工程と、前記メモリ部内のシェアードコンタクトすべき第１のトランジスタのゲート電極の両側壁面の少なくとも一方、及び該側壁面に隣接する基板表面で前記カバー膜を除去すると共に、前記ロジック部内のエレべーテッドソース・ドレイン構造を形成すべき第２のトランジスタのゲート電極の両側の部分で、前記基板の表面に形成されたカバー膜を除去する工程と、前記カバー膜の除去により露出した前記基板の表面から半導体層をエピタキシャル成長することにより、前記第２のトランジスタのゲート電極の両側にエレべーテッドソース・ドレイン構造を形成すると共に、前記第１のトランジスタのゲート電極の側壁面と前記基板とを前記半導体層により電気的に接続する工程と、前記ゲート電極をマスクに用い、前記基板の表面部又は前記半導体層にソース／ドレイン領域を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、シェアードコンタクトがエクステンション領域に接触することによる接合リークを抑制することができ、且つ面積増大や抵抗の上昇を招くことなく、ゲート電極とソース／ドレインを結線できる。このため、素子特性及び微細化に寄与することが可能となる。しかも、シェアードコンタクトの実現のために、他のデバイスにおける半導体層のエピタキシャル成長等を利用することにより、プロセスの増大を最小限に抑えることができる。
【発明を実施するための最良の形態】
【００１２】
（参考例）
まず、本発明の実施形態を説明する前に、ＭＯＳトランジスタのソース又はドレイン領域とゲート電極とをコンタクトさせるシェアードコンタクトを形成するための参考例について説明する。ここでは、同一基板上にＳＲＡＭ等のメモリセル部と周辺回路等のロジック部を形成した例を示す。
【００１３】
図７（ａ）に示すように、半導体基板１の表面部に深さ３００ｎｍ程度の溝に絶縁膜を埋め込んだ素子分離領域２を形成した後、基板１にウェル／チャネルとなる不純物を導入し、更に厚さ１〜３ｎｍ程度のゲート絶縁膜３及び厚さ１００ｎｍ程度のゲート電極膜４’を形成し、このゲート電極膜４’上に電極パターン５をリソグラフィーにより形成する。
【００１４】
次いで、図７（ｂ）に示すように、ドライエッチングによりゲート電極４を加工した後、イオン注入によりソース／ドレイン領域のエクステンション領域１３となる不純物導入を行う。
【００１５】
次いで、図７（ｃ）に示すようにトランジスタに特性及び信頼性確保の観点から、ソース／ドレイン領域を３０ｎｍ程度遠ざけるための側壁絶縁膜（サイドウォールスペーサ）１４の形成を行う。
【００１６】
次いで、図７（ｄ）に示すようにソース／ドレイン領域１５となる不純物導入及び活性化を行う。
【００１７】
次いで、図８（ｅ）に示すように、ゲート電極４及び半導体基板表面の抵抗を下げるため、Ｔｉ，Ｃｏ，又はＮｉなどの金属を堆積して合金層（サリサイド）１６を形成する。続いて、将来コンタクト形成時のエッチングストッパとなるＳｉＮ膜１７と層間絶縁膜となる酸化膜１８を堆積し、ＣＭＰ法により平坦化を行う。
【００１８】
次いで、図８（ｆ）に示すように、リソグラフィーとドライエッチングを行い、ＳｉＮ膜１７をストッパとして酸化膜１８を加工した後、ＳｉＮ膜１７をゲート電極４及び半導体基板表面のサリサイドに至るまで加工し、コンタクトホール２１ａ，２１ｂを形成する。ここで、２１ａはシェアードコンタクトのためのコンタクトホール、２１ｂは通常のコンタクトホールである。
【００１９】
次いで、図８（ｇ）に示すように、コンタクトホール開口後はＴｉＮなどのバリアメタル２３及びメタル２４を基板全面に堆積し、ＣＭＰ法により不必要なバリアメタル２３及びメタル２４を除去することで、コンタクトホール２１ａ，２１ｂ内にバリアメタル２３、メタル２４を充填する。このとき、ソース及びドレイン領域とゲート電極４に跨るようにコンタクトホール２１ａを開口することで、メタル２４によりソース／ドレイン領域１５とゲート電極４を接続するシェアードコンタクトが形成される。
【００２０】
これ以降は略すが、層間絶縁膜、メタル配線を形成しコンタクトホールを介してトランジスタ同士を接続することにより、シェアードコンタクトを有する半導体装置の構造が得られる。
【００２１】
しかしながら、上記の構成においては、（背景技術）の項でも説明したように、シェアードコンタクトのためのコンタクトホール２１ａを形成する際にサイドウォールスペーサ１４の突き抜けが発生しやすく、シェアードコンタクトがエクステンション領域１３に接触してジャンクションリークが発生する問題がある。
【００２２】
以下、本発明の詳細を図示の実施形態によって説明する。
【００２３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置の基本構成を模式的に示す平面図である。基板５０上にＳＲＡＭ（メモリ部）６０と周辺回路（ロジック部）７０が形成されている。
【００２４】
図２は、本実施形態に用いたＳＲＡＭの概略構成を示す平面図であり、ここでは２行×２列＝４個のノーマルビット線の平面パターンを示している。このノーマルビットセルの基本レイアウトパターンでは、図３の等価回路図に示すビットセルのｐＭＯＳ（ｐチャネルＭＯＳＦＥＴ）Ｐ１，Ｐ２の部分をカラム方向に沿って配置し、これらＰ１，Ｐ２のロウ方向に沿った両脇に、ｎＭＯＳ（ｎチャネルＭＯＳＦＥＴ）Ｎ１，Ｎ３の部分とＮ２，Ｎ４の部分とを配置する。基本レイアウトパターンにおいて、Ｎ１のドレインとビット線ＢＬとのコンタクト、及びＮ２のドレインと相補ビット線／ＢＬとのコンタクトは、互いに対角の位置に配置され、これらのコンタクトは、カラム方向に沿って隣り合うノーマルビットセルと共有される。同様に、Ｎ１のゲートとワード線ＷＬとのコンタクト、及びＮ２のゲートと上記ワード線ＷＬとのコンタクトもまた、互いに対角の位置に配置され、露光方向に沿って隣り合うノーマルビットセルと共有される。
【００２５】
また、Ｐ１，Ｎ１，及びＮ３との接続ノードはＰ２，Ｐ４のゲートパターンに接続され、Ｐ２，Ｎ２，及びＮ４との接続ノードはＰ１，Ｎ３のゲートパターンに接続されるように配置される、いわゆる“クロスカップル接続”である。ノーマルビットセルは、上記基本レイアウトパターンを、カラム方向に沿ってビット線コンタクトの位置で線対称になるように繰り返し、更にロウ方向に沿ってワード線コンタクトの位置で線対称になるように繰り返すことで、メモリセルアレイに配置される。なお、図中“ＡＡ”は、ＭＯＳＦＥＴのソース／ドレイン領域及びチャネルが形成される活性領域を示しており、活性領域の周囲には素子分離領域が形成されている。
【００２６】
本実施形態の特徴は、上記構成のＳＲＡＭにおいて、特定のＭＯＳＦＥＴのソース又はドレイン領域とゲート電極とを接続するシェアードコンタクトをどのようにするかであり、図４及び図５を参照してこれを説明する。なお、図４及び図５において、左側はメモリ部で前記図１の矢視Ｉ−Ｉ’断面に相当し、右側はロジック部の断面に相当している。
【００２７】
図４（ａ）に示すように、先に説明した参考例と同様に、素子分離領域１０２を有するＳｉ基板１０１にウェル／チャネルとなる不純物を導入し、更に厚さ１〜３ｎｍ程度のゲート絶縁膜１０３及び厚さ１００ｎｍ程度のゲート電極膜１０４’を形成し、このゲート電極膜１０４’上に電極パターンを有するレジストパターン１０５をリソグラフィーにより形成する。
【００２８】
次いで、図４（ｂ）に示すように、レジストパターン１０５をマスクに用い、ドライエッチングによりゲート電極１０４を加工した後、基板全面に厚さ２０ｎｍ程度のＳｉＮからなるカバー膜１０６を形成する。続いて、メモリ部内のシェアードコンタクトすべきトランジスタのゲート電極の両側の一方と、ロジック部内のチャネルに歪みを与えるべきトランジスタのゲート電極の両側の部分で、基板表面に形成されたカバー膜１０６を熱燐酸により除去する。その後、カバー膜１０６をマスクに用いて基板の表面部をドライエッチングすることにより溝１０７（１０７ａ，１０７ｂ）を形成する。ここで、１０７ａはメモリ部の第１のトランジスタにおけるシェアードコンタクトのための溝、１０７ｂはロジック部の第２のトランジスタにおける歪みチャネルを実現するための溝である。
【００２９】
次いで、図４（ｃ）に示すように、イオン注入を行い、溝１０７ａ，１０７ｂの表面に拡散層１０８を形成する。
【００３０】
次いで、リソグラフィーと選択エッチング（ＣＤＥ，ＶＰＣ等）により、ゲート電極１０４とソース／ドレインを接続すべき部位のカバー膜１０６を除去する。続いて、図４（ｄ）に示すように、メモリ部のトランジスタのゲート電極１０４の側面と溝１０７ａの半分程度が露出するようにレジストパターン１１０を形成する。そして、この状態で、選択的エピタキシャル成長技術を用いてシリコン層１１１を選択的に成長する。
【００３１】
次いで、図４（ｅ）に示すように、レジストパターン１１０を除去した後に、選択エピタキシャル成長技術を用いて、ゲルマニューム、カーボン、ボロン、燐などの不純物を含有するシリコン層１１２、例えばＳｉＧｅ層のエピタキシャル成長を行う。このとき、基板Ｓｉの露出部分のみにエピタキシャル成長が行われることから、溝１０７ｂ内がエピタキシャル層１１２で埋め込まれると共に、コンタクト部（溝１０７ａ）では、基板表面上までエピタキシャル成長が進み、このエピタキシャル成長した半導体層によりゲート電極１０４の側壁面と基板とが電気的に接続される。ロジック部の溝１０７ｂ内に埋め込まれたＳｉＧｅ層１１２はＳｉチャネルに歪みを与えることになり、移動度の向上等の素子特性向上をはかることができる。
【００３２】
次いで、図５（ｆ）に示すように、カバー膜１０６を除去した後に、ゲート電極１０４をマスクに用いたイオン注入により、基板表面及びエピタキシャル層１１２の表面にエクステンション領域１１３を形成する。
【００３３】
次いで、図５（ｇ）に示すように、ゲート電極１０４の側面に側壁絶縁膜１１４を形成する。具体的には、全面にＳｉＮ等の絶縁膜を堆積した後にエッチバックすることにより、ゲート電極１０４の側面のみに絶縁膜１１４を残す。
【００３４】
次いで、図５（ｈ）に示すように、ゲート電極１０４及び側壁絶縁膜１１４をマスクに用いたイオン注入により、基板表面及びエピタキシャル層１１２の表面にソース／ドレイン領域１１５を形成する。
【００３５】
次いで、図５（ｉ）に示すように、ゲート電極１０４及び半導体基板表面の抵抗を下げるため、Ｔｉ，Ｃｏ，又はＮｉなどの金属を堆積して合金層（サリサイド）１１６を形成する。続いて、将来コンタクト形成時のエッチングストッパとなるＳｉＮ膜１１７と層間絶縁膜となる酸化膜１１８を堆積し、ＣＭＰ法により平坦化を行う。
【００３６】
これにより、前記図２及び図３に示すように、Ｐ１のトランジスタのソース又はドレイン領域がＰ２のトランジスタのゲート電極に接続されることになる。
【００３７】
これ以降は、従来技術同様に、コンタクトホールやメタル配線等を形成することにより、デバイス構造が完成することになる。
【００３８】
このように本実施形態では、ソース／ドレイン領域１１５をエピタキシャル成長によるシリコン層１１１，１１２によりゲート電極１０４と接続することにより、シェアードコンタクトのための面積を拡大することなく、低抵抗な接続が実現できる。また、ゲート電極１０４を素子分離領域上に配置してコンタクトを取る必要もないため、抵抗の上昇や必要コンタクト面積の増大を招くこともない。即ち、シェアードコンタクトがエクステンション領域に接触することによるジャンクションリークを抑制することができ、且つ面積の増大や抵抗の上昇を招くことなくコンタクトを取ることができ、素子特性及び微細化をはかることができる。
【００３９】
また、シェアードコンタクト部における溝形成及びシリコン（及びＳｉＧｅ）の選択エピタキシャル成長は、ロジック部のトランジスタの性能向上のために行う溝形成及び選択エピタキシャル成長と同時に行うことができるため、シェアードコンタクトのためのプロセス数の増加を少なくすることができる。実際、シェアードコンタクトだけのために必要なのは、図４（ｄ）に示す工程のみである。即ち、ロジック部のトランジスタの性能向上のために用いられるプロセスをシェアードコンタクトに有効に利用することができ、プロセスの増大を最小限に抑えることができる。
【００４０】
（第２の実施形態）
図６は、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図である。なお、図４及び図５と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４１】
この実施形態が先に説明した第１の実施形態と異なる点は、溝１０７を設けること無く、基板表面から直接エピタキシャル層を形成することにある。本実施形態は、ロジック部のトランジスタにエレベーテッドソース／ドレイン構造を採用した場合に適用するものである。
【００４２】
第１の実施形態では、ゲート電極１０４とソース／ドレインを結線する際に、半導体基板１上に溝１０７を設けた例を用いたが、ゲート電極１０４とソース／ドレインの結線には溝加工を行わず、半導体基板表面のソース／ドレインとゲート電極側壁部を選択エピタキシャル成長技術を用いて結線しても良いのは勿論である。
【００４３】
具体的には、前記図４（ａ）に示す工程の後、図６（ａ）に示すように、ゲート電極１０４を加工した後、基板全面にカバー膜１０６を形成する。続いて、メモリ部内のシェアードコンタクトすべきトランジスタのゲート電極の両側壁面の少なくとも一方、及び該側壁面に隣接する基板表面でカバー膜１０６を除去すると共に、ロジック部内のエレべーテッドソース／ドレイン構造を形成すべきトランジスタのゲート電極の両側の部分で、基板表面に形成されたカバー膜１０６を除去する。
【００４４】
次いで、図６（ｂ）に示すように、選択エピタキシャル成長技術を用いて、ゲルマニューム、カーボン、ボロン、燐などの不純物を含有するシリコン層１１２、例えばＳｉＧｅ層を選択的に成長する。このとき、基板シリコンの露出部分のみにエピタキシャル成長が行われることから、ロジック部のトランジスタではゲート側部にエレベーテッドソース／ドレイン構造が形成され、メモリ部のコンタクト部では、ゲート側面までエピタキシャル成長が進み、これによりゲート電極１０４の側壁面と基板とが電気的に接続される。
【００４５】
これ以降は、第１の実施形態と同様に、エクステンション領域１１３の形成、側壁絶縁膜１１４の形成、ソース／ドレイン領域１１５の形成、合金層（サリサイド）１１６の形成、層間絶縁膜となる酸化膜１１８を堆積及び平坦化を行うことにより、図６（ｃ）に示す構造が得られる。
【００４６】
このように本実施形態では、エピタキシャル成長したシリコン層１１２により、ソース／ドレイン領域１１５とゲート電極１０４とを接続することができ、先の第１の実施形態と同様の効果が得られる。
【００４７】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、シェアードコンタクト部におけるトランジスタ構造において、ソース／ドレイン領域の一方をゲート電極に接続したが、ソース／ドレイン領域の両方をゲート電極に接続するようにしても良い。さらに、半導体基板及びゲート絶縁膜をエッチングした部分に選択的に成長する半導体層は、必ずしもＳｉＧｅ層に限られるものではなく、Ｓｉ又はＳｉＣを用いることも可能である。また、トランジスタはＭＯＳ構造に限るものではなく、ゲート絶縁膜として酸化膜以外の絶縁膜を用いたＭＩＳ構造であっても良いのは勿論のことである。
【００４８】
また、スタティックＲＡＭの構成は前記図１及び図２に何ら限定されるものではなく、適宜変更可能である。さらに、本発明は必ずしもスタティックＲＡＭのシェアードコンタクト部に限るものではなく、ＭＩＳＦＥＴのソース又はドレイン領域とゲート電極とを接続するシェアードコンタクトを有する各種の半導体装置に適用することが可能である。
【００４９】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００５０】
【図１】第１の実施形態に係わる半導体装置の基本構成を模式的に示す平面図。
【図２】第１の実施形態に係わる半導体装置に用いたＳＲＡＭの概略構成を示す平面図。
【図３】図２のＳＲＡＭの等価回路図。
【図４】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図５】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図６】第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図７】参考例に係わる半導体装置の製造工程を示す断面図。
【図８】参考例に係わる半導体装置の製造工程を示す断面図。
【符号の説明】
【００５１】
５０…基板
６０…メモリ部（ＳＲＡＭ）
７０…ロジック部
１０１…Ｓｉ基板
１０２…素子分離領域
１０３…ゲート絶縁膜
１０４…ゲート電極
１０５…レジストパターン
１０６…カバー膜
１０７（１０７ａ，１０７ｂ）…溝
１０８…拡散層
１１０…レジストパターン
１１１…エピタキシャルＳｉ層
１１２…エピタキシャルＳｉＧｅ層
１１３…エクステンション領域
１１４…側壁絶縁膜
１１５…ソース／ドレイン領域
１１６…合金層
１１７…ＳｉＮ膜
１１８…層間絶縁膜
【技術分野】
【０００１】
本発明は、ＭＩＳトランジスタが形成された半導体装置に係わり、特にコンタクトによってソース又はドレイン領域とゲート電極を接続するシェアードコンタクトを有する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体基板上に形成されたＳＲＡＭなどの半導体装置において、コンタクトによってソース又はドレイン領域とゲート電極とを接続するシェアードコンタクト（Shared Contact）を設けた構成が提案されている（例えば、特許文献１，非特許文献１参照）。
【０００３】
この種のシェアードコンタクトは、ソース又はドレイン領域とゲート電極とを接続する必要上、通常のコンタクトホールよりも穴径が大きい。シェアードコンタクトと通常のコンタクトを同時加工する場合、穴径の大きいシェアードコンタクトはエッチングレートが高いため、ゲート電極の側壁の絶縁膜（サイドウォールスペーサ）の突き抜けが発生しやすい。サイドウォールスペーサが突き抜けた場合は、シェアードコンタクトがソース／ドレイン領域のエクステンション領域と接触する。エクステンション領域が極めて薄いため、シェアードコンタクトがエクステンション領域と接触するとジャンクションリークが発生するという問題がある。
【０００４】
これを回避するために、ゲート電極を素子分離絶縁膜上に配置して、この部分でコンタクトさせる方法が提案されている（例えば、非特許文献２参照）。しかし、この方法では、シェアードコンタクトの接触面積が小さくなるため抵抗が上昇する、或いは接触面積を確保することで素子の微細化の妨げになってしまうなどの問題があった。
【０００５】
また、ゲート電極の側壁絶縁膜を除去した後、基板表面からゲート側面に跨るシリサイド層を形成することにより、ゲート電極の側面とソース又はドレイン領域とをシリサイド層により接続する方法が提案されている（例えば、特許文献２参照）。しかし、この方法では、シェアードコンタクトのために複数の新たなプロセスを必要とするため、プロセスの複雑化を招くことになる。
【特許文献１】特開２００５−１５８８９８号公報
【特許文献２】特開２００７−２７３４８号公報
【非特許文献１】2003 symposium on VLSI Technology Digest of Technical Papers page 13 and 14.
【非特許文献２】2006 IEDM Technical Digest Pages 685-688.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ＭＩＳトランジスタのソース又はドレイン領域とゲート電極とをコンタクトさせるためのシェアードコンタクトがエクステンション領域に接触することによるジャンクションリークを抑制することができ、且つ面積の増大や抵抗の上昇を招くことなくコンタクトを取ることができ、素子特性及び微細化に寄与し得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の少なくとも一方の側壁面と該側壁面に隣接する前記基板の表面とを接続するようにエピタキシャル成長により形成された半導体層と、前記ゲート電極の両側の前記基板の表面又は前記半導体層に形成されたソース／ドレイン領域と、を具備してなることを特徴とする。
【０００８】
また、本発明の別の一態様に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極を形成した基板の表面をカバー膜で被覆する工程と、前記ゲート電極の少なくとも一方の側壁面及び該側壁面に隣接する基板表面で前記カバー膜を除去する工程と、前記カバー膜の除去により露出した前記基板の表面から半導体層をエピタキシャル成長し、前記基板と前記ゲート電極の側壁面とを電気的に接続する工程と、前記ゲート電極をマスクに用い、前記基板の表面部又は前記半導体層にソース／ドレイン領域を形成する工程と、を含むことを特徴とする。
【０００９】
また、本発明の別の一態様は、メモリ部とロジック部を有する半導体装置の製造方法であって、前記各部で半導体基板上にゲート絶縁膜を介してそれぞれ複数のゲート電極を形成する工程と、前記各ゲート電極及び前記基板の表面をカバー膜で被覆する工程と、前記メモリ部内のシェアードコンタクトすべき第１のトランジスタのゲート電極の両側の少なくとも一方、及び前記ロジック部内のチャネル領域に歪みを与えるべき第２のトランジスタのゲート電極の両側の部分で、前記基板の表面に形成されたカバー膜を除去する工程と、前記カバー膜をマスクに用いて、前記基板の表面部をエッチングして溝を形成する工程と、前記第１のトランジスタのゲート電極の両側壁面の少なくとも一方で前記カバー膜を除去する工程と、前記基板に設けた溝内に半導体層をエピタキシャル成長すると共に、前記第１のトランジスタのゲート電極の側壁面まで該半導体層を成長エピタキシャルすることにより、前記各溝内を前記半導体層で埋め込むと共に、前記第１のトランジスタのゲート電極の側壁面と前記基板とを前記半導体層により電気的に接続する工程と、前記ゲート電極をマスクに用い、前記基板の表面部又は前記半導体層にソース／ドレイン領域を形成する工程と、を含むことを特徴とする。
【００１０】
また、本発明の別の一態様は、メモリ部とロジック部を有する半導体装置の製造方法であって、メモリ部とロジック部を有する半導体装置の製造方法であって、前記各部で半導体基板上にゲート絶縁膜を介してそれぞれ複数のゲート電極を形成する工程と、前記各ゲート電極及び前記基板の表面をカバー膜で被覆する工程と、前記メモリ部内のシェアードコンタクトすべき第１のトランジスタのゲート電極の両側壁面の少なくとも一方、及び該側壁面に隣接する基板表面で前記カバー膜を除去すると共に、前記ロジック部内のエレべーテッドソース・ドレイン構造を形成すべき第２のトランジスタのゲート電極の両側の部分で、前記基板の表面に形成されたカバー膜を除去する工程と、前記カバー膜の除去により露出した前記基板の表面から半導体層をエピタキシャル成長することにより、前記第２のトランジスタのゲート電極の両側にエレべーテッドソース・ドレイン構造を形成すると共に、前記第１のトランジスタのゲート電極の側壁面と前記基板とを前記半導体層により電気的に接続する工程と、前記ゲート電極をマスクに用い、前記基板の表面部又は前記半導体層にソース／ドレイン領域を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、シェアードコンタクトがエクステンション領域に接触することによる接合リークを抑制することができ、且つ面積増大や抵抗の上昇を招くことなく、ゲート電極とソース／ドレインを結線できる。このため、素子特性及び微細化に寄与することが可能となる。しかも、シェアードコンタクトの実現のために、他のデバイスにおける半導体層のエピタキシャル成長等を利用することにより、プロセスの増大を最小限に抑えることができる。
【発明を実施するための最良の形態】
【００１２】
（参考例）
まず、本発明の実施形態を説明する前に、ＭＯＳトランジスタのソース又はドレイン領域とゲート電極とをコンタクトさせるシェアードコンタクトを形成するための参考例について説明する。ここでは、同一基板上にＳＲＡＭ等のメモリセル部と周辺回路等のロジック部を形成した例を示す。
【００１３】
図７（ａ）に示すように、半導体基板１の表面部に深さ３００ｎｍ程度の溝に絶縁膜を埋め込んだ素子分離領域２を形成した後、基板１にウェル／チャネルとなる不純物を導入し、更に厚さ１〜３ｎｍ程度のゲート絶縁膜３及び厚さ１００ｎｍ程度のゲート電極膜４’を形成し、このゲート電極膜４’上に電極パターン５をリソグラフィーにより形成する。
【００１４】
次いで、図７（ｂ）に示すように、ドライエッチングによりゲート電極４を加工した後、イオン注入によりソース／ドレイン領域のエクステンション領域１３となる不純物導入を行う。
【００１５】
次いで、図７（ｃ）に示すようにトランジスタに特性及び信頼性確保の観点から、ソース／ドレイン領域を３０ｎｍ程度遠ざけるための側壁絶縁膜（サイドウォールスペーサ）１４の形成を行う。
【００１６】
次いで、図７（ｄ）に示すようにソース／ドレイン領域１５となる不純物導入及び活性化を行う。
【００１７】
次いで、図８（ｅ）に示すように、ゲート電極４及び半導体基板表面の抵抗を下げるため、Ｔｉ，Ｃｏ，又はＮｉなどの金属を堆積して合金層（サリサイド）１６を形成する。続いて、将来コンタクト形成時のエッチングストッパとなるＳｉＮ膜１７と層間絶縁膜となる酸化膜１８を堆積し、ＣＭＰ法により平坦化を行う。
【００１８】
次いで、図８（ｆ）に示すように、リソグラフィーとドライエッチングを行い、ＳｉＮ膜１７をストッパとして酸化膜１８を加工した後、ＳｉＮ膜１７をゲート電極４及び半導体基板表面のサリサイドに至るまで加工し、コンタクトホール２１ａ，２１ｂを形成する。ここで、２１ａはシェアードコンタクトのためのコンタクトホール、２１ｂは通常のコンタクトホールである。
【００１９】
次いで、図８（ｇ）に示すように、コンタクトホール開口後はＴｉＮなどのバリアメタル２３及びメタル２４を基板全面に堆積し、ＣＭＰ法により不必要なバリアメタル２３及びメタル２４を除去することで、コンタクトホール２１ａ，２１ｂ内にバリアメタル２３、メタル２４を充填する。このとき、ソース及びドレイン領域とゲート電極４に跨るようにコンタクトホール２１ａを開口することで、メタル２４によりソース／ドレイン領域１５とゲート電極４を接続するシェアードコンタクトが形成される。
【００２０】
これ以降は略すが、層間絶縁膜、メタル配線を形成しコンタクトホールを介してトランジスタ同士を接続することにより、シェアードコンタクトを有する半導体装置の構造が得られる。
【００２１】
しかしながら、上記の構成においては、（背景技術）の項でも説明したように、シェアードコンタクトのためのコンタクトホール２１ａを形成する際にサイドウォールスペーサ１４の突き抜けが発生しやすく、シェアードコンタクトがエクステンション領域１３に接触してジャンクションリークが発生する問題がある。
【００２２】
以下、本発明の詳細を図示の実施形態によって説明する。
【００２３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置の基本構成を模式的に示す平面図である。基板５０上にＳＲＡＭ（メモリ部）６０と周辺回路（ロジック部）７０が形成されている。
【００２４】
図２は、本実施形態に用いたＳＲＡＭの概略構成を示す平面図であり、ここでは２行×２列＝４個のノーマルビット線の平面パターンを示している。このノーマルビットセルの基本レイアウトパターンでは、図３の等価回路図に示すビットセルのｐＭＯＳ（ｐチャネルＭＯＳＦＥＴ）Ｐ１，Ｐ２の部分をカラム方向に沿って配置し、これらＰ１，Ｐ２のロウ方向に沿った両脇に、ｎＭＯＳ（ｎチャネルＭＯＳＦＥＴ）Ｎ１，Ｎ３の部分とＮ２，Ｎ４の部分とを配置する。基本レイアウトパターンにおいて、Ｎ１のドレインとビット線ＢＬとのコンタクト、及びＮ２のドレインと相補ビット線／ＢＬとのコンタクトは、互いに対角の位置に配置され、これらのコンタクトは、カラム方向に沿って隣り合うノーマルビットセルと共有される。同様に、Ｎ１のゲートとワード線ＷＬとのコンタクト、及びＮ２のゲートと上記ワード線ＷＬとのコンタクトもまた、互いに対角の位置に配置され、露光方向に沿って隣り合うノーマルビットセルと共有される。
【００２５】
また、Ｐ１，Ｎ１，及びＮ３との接続ノードはＰ２，Ｐ４のゲートパターンに接続され、Ｐ２，Ｎ２，及びＮ４との接続ノードはＰ１，Ｎ３のゲートパターンに接続されるように配置される、いわゆる“クロスカップル接続”である。ノーマルビットセルは、上記基本レイアウトパターンを、カラム方向に沿ってビット線コンタクトの位置で線対称になるように繰り返し、更にロウ方向に沿ってワード線コンタクトの位置で線対称になるように繰り返すことで、メモリセルアレイに配置される。なお、図中“ＡＡ”は、ＭＯＳＦＥＴのソース／ドレイン領域及びチャネルが形成される活性領域を示しており、活性領域の周囲には素子分離領域が形成されている。
【００２６】
本実施形態の特徴は、上記構成のＳＲＡＭにおいて、特定のＭＯＳＦＥＴのソース又はドレイン領域とゲート電極とを接続するシェアードコンタクトをどのようにするかであり、図４及び図５を参照してこれを説明する。なお、図４及び図５において、左側はメモリ部で前記図１の矢視Ｉ−Ｉ’断面に相当し、右側はロジック部の断面に相当している。
【００２７】
図４（ａ）に示すように、先に説明した参考例と同様に、素子分離領域１０２を有するＳｉ基板１０１にウェル／チャネルとなる不純物を導入し、更に厚さ１〜３ｎｍ程度のゲート絶縁膜１０３及び厚さ１００ｎｍ程度のゲート電極膜１０４’を形成し、このゲート電極膜１０４’上に電極パターンを有するレジストパターン１０５をリソグラフィーにより形成する。
【００２８】
次いで、図４（ｂ）に示すように、レジストパターン１０５をマスクに用い、ドライエッチングによりゲート電極１０４を加工した後、基板全面に厚さ２０ｎｍ程度のＳｉＮからなるカバー膜１０６を形成する。続いて、メモリ部内のシェアードコンタクトすべきトランジスタのゲート電極の両側の一方と、ロジック部内のチャネルに歪みを与えるべきトランジスタのゲート電極の両側の部分で、基板表面に形成されたカバー膜１０６を熱燐酸により除去する。その後、カバー膜１０６をマスクに用いて基板の表面部をドライエッチングすることにより溝１０７（１０７ａ，１０７ｂ）を形成する。ここで、１０７ａはメモリ部の第１のトランジスタにおけるシェアードコンタクトのための溝、１０７ｂはロジック部の第２のトランジスタにおける歪みチャネルを実現するための溝である。
【００２９】
次いで、図４（ｃ）に示すように、イオン注入を行い、溝１０７ａ，１０７ｂの表面に拡散層１０８を形成する。
【００３０】
次いで、リソグラフィーと選択エッチング（ＣＤＥ，ＶＰＣ等）により、ゲート電極１０４とソース／ドレインを接続すべき部位のカバー膜１０６を除去する。続いて、図４（ｄ）に示すように、メモリ部のトランジスタのゲート電極１０４の側面と溝１０７ａの半分程度が露出するようにレジストパターン１１０を形成する。そして、この状態で、選択的エピタキシャル成長技術を用いてシリコン層１１１を選択的に成長する。
【００３１】
次いで、図４（ｅ）に示すように、レジストパターン１１０を除去した後に、選択エピタキシャル成長技術を用いて、ゲルマニューム、カーボン、ボロン、燐などの不純物を含有するシリコン層１１２、例えばＳｉＧｅ層のエピタキシャル成長を行う。このとき、基板Ｓｉの露出部分のみにエピタキシャル成長が行われることから、溝１０７ｂ内がエピタキシャル層１１２で埋め込まれると共に、コンタクト部（溝１０７ａ）では、基板表面上までエピタキシャル成長が進み、このエピタキシャル成長した半導体層によりゲート電極１０４の側壁面と基板とが電気的に接続される。ロジック部の溝１０７ｂ内に埋め込まれたＳｉＧｅ層１１２はＳｉチャネルに歪みを与えることになり、移動度の向上等の素子特性向上をはかることができる。
【００３２】
次いで、図５（ｆ）に示すように、カバー膜１０６を除去した後に、ゲート電極１０４をマスクに用いたイオン注入により、基板表面及びエピタキシャル層１１２の表面にエクステンション領域１１３を形成する。
【００３３】
次いで、図５（ｇ）に示すように、ゲート電極１０４の側面に側壁絶縁膜１１４を形成する。具体的には、全面にＳｉＮ等の絶縁膜を堆積した後にエッチバックすることにより、ゲート電極１０４の側面のみに絶縁膜１１４を残す。
【００３４】
次いで、図５（ｈ）に示すように、ゲート電極１０４及び側壁絶縁膜１１４をマスクに用いたイオン注入により、基板表面及びエピタキシャル層１１２の表面にソース／ドレイン領域１１５を形成する。
【００３５】
次いで、図５（ｉ）に示すように、ゲート電極１０４及び半導体基板表面の抵抗を下げるため、Ｔｉ，Ｃｏ，又はＮｉなどの金属を堆積して合金層（サリサイド）１１６を形成する。続いて、将来コンタクト形成時のエッチングストッパとなるＳｉＮ膜１１７と層間絶縁膜となる酸化膜１１８を堆積し、ＣＭＰ法により平坦化を行う。
【００３６】
これにより、前記図２及び図３に示すように、Ｐ１のトランジスタのソース又はドレイン領域がＰ２のトランジスタのゲート電極に接続されることになる。
【００３７】
これ以降は、従来技術同様に、コンタクトホールやメタル配線等を形成することにより、デバイス構造が完成することになる。
【００３８】
このように本実施形態では、ソース／ドレイン領域１１５をエピタキシャル成長によるシリコン層１１１，１１２によりゲート電極１０４と接続することにより、シェアードコンタクトのための面積を拡大することなく、低抵抗な接続が実現できる。また、ゲート電極１０４を素子分離領域上に配置してコンタクトを取る必要もないため、抵抗の上昇や必要コンタクト面積の増大を招くこともない。即ち、シェアードコンタクトがエクステンション領域に接触することによるジャンクションリークを抑制することができ、且つ面積の増大や抵抗の上昇を招くことなくコンタクトを取ることができ、素子特性及び微細化をはかることができる。
【００３９】
また、シェアードコンタクト部における溝形成及びシリコン（及びＳｉＧｅ）の選択エピタキシャル成長は、ロジック部のトランジスタの性能向上のために行う溝形成及び選択エピタキシャル成長と同時に行うことができるため、シェアードコンタクトのためのプロセス数の増加を少なくすることができる。実際、シェアードコンタクトだけのために必要なのは、図４（ｄ）に示す工程のみである。即ち、ロジック部のトランジスタの性能向上のために用いられるプロセスをシェアードコンタクトに有効に利用することができ、プロセスの増大を最小限に抑えることができる。
【００４０】
（第２の実施形態）
図６は、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図である。なお、図４及び図５と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４１】
この実施形態が先に説明した第１の実施形態と異なる点は、溝１０７を設けること無く、基板表面から直接エピタキシャル層を形成することにある。本実施形態は、ロジック部のトランジスタにエレベーテッドソース／ドレイン構造を採用した場合に適用するものである。
【００４２】
第１の実施形態では、ゲート電極１０４とソース／ドレインを結線する際に、半導体基板１上に溝１０７を設けた例を用いたが、ゲート電極１０４とソース／ドレインの結線には溝加工を行わず、半導体基板表面のソース／ドレインとゲート電極側壁部を選択エピタキシャル成長技術を用いて結線しても良いのは勿論である。
【００４３】
具体的には、前記図４（ａ）に示す工程の後、図６（ａ）に示すように、ゲート電極１０４を加工した後、基板全面にカバー膜１０６を形成する。続いて、メモリ部内のシェアードコンタクトすべきトランジスタのゲート電極の両側壁面の少なくとも一方、及び該側壁面に隣接する基板表面でカバー膜１０６を除去すると共に、ロジック部内のエレべーテッドソース／ドレイン構造を形成すべきトランジスタのゲート電極の両側の部分で、基板表面に形成されたカバー膜１０６を除去する。
【００４４】
次いで、図６（ｂ）に示すように、選択エピタキシャル成長技術を用いて、ゲルマニューム、カーボン、ボロン、燐などの不純物を含有するシリコン層１１２、例えばＳｉＧｅ層を選択的に成長する。このとき、基板シリコンの露出部分のみにエピタキシャル成長が行われることから、ロジック部のトランジスタではゲート側部にエレベーテッドソース／ドレイン構造が形成され、メモリ部のコンタクト部では、ゲート側面までエピタキシャル成長が進み、これによりゲート電極１０４の側壁面と基板とが電気的に接続される。
【００４５】
これ以降は、第１の実施形態と同様に、エクステンション領域１１３の形成、側壁絶縁膜１１４の形成、ソース／ドレイン領域１１５の形成、合金層（サリサイド）１１６の形成、層間絶縁膜となる酸化膜１１８を堆積及び平坦化を行うことにより、図６（ｃ）に示す構造が得られる。
【００４６】
このように本実施形態では、エピタキシャル成長したシリコン層１１２により、ソース／ドレイン領域１１５とゲート電極１０４とを接続することができ、先の第１の実施形態と同様の効果が得られる。
【００４７】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、シェアードコンタクト部におけるトランジスタ構造において、ソース／ドレイン領域の一方をゲート電極に接続したが、ソース／ドレイン領域の両方をゲート電極に接続するようにしても良い。さらに、半導体基板及びゲート絶縁膜をエッチングした部分に選択的に成長する半導体層は、必ずしもＳｉＧｅ層に限られるものではなく、Ｓｉ又はＳｉＣを用いることも可能である。また、トランジスタはＭＯＳ構造に限るものではなく、ゲート絶縁膜として酸化膜以外の絶縁膜を用いたＭＩＳ構造であっても良いのは勿論のことである。
【００４８】
また、スタティックＲＡＭの構成は前記図１及び図２に何ら限定されるものではなく、適宜変更可能である。さらに、本発明は必ずしもスタティックＲＡＭのシェアードコンタクト部に限るものではなく、ＭＩＳＦＥＴのソース又はドレイン領域とゲート電極とを接続するシェアードコンタクトを有する各種の半導体装置に適用することが可能である。
【００４９】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００５０】
【図１】第１の実施形態に係わる半導体装置の基本構成を模式的に示す平面図。
【図２】第１の実施形態に係わる半導体装置に用いたＳＲＡＭの概略構成を示す平面図。
【図３】図２のＳＲＡＭの等価回路図。
【図４】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図５】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図６】第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図７】参考例に係わる半導体装置の製造工程を示す断面図。
【図８】参考例に係わる半導体装置の製造工程を示す断面図。
【符号の説明】
【００５１】
５０…基板
６０…メモリ部（ＳＲＡＭ）
７０…ロジック部
１０１…Ｓｉ基板
１０２…素子分離領域
１０３…ゲート絶縁膜
１０４…ゲート電極
１０５…レジストパターン
１０６…カバー膜
１０７（１０７ａ，１０７ｂ）…溝
１０８…拡散層
１１０…レジストパターン
１１１…エピタキシャルＳｉ層
１１２…エピタキシャルＳｉＧｅ層
１１３…エクステンション領域
１１４…側壁絶縁膜
１１５…ソース／ドレイン領域
１１６…合金層
１１７…ＳｉＮ膜
１１８…層間絶縁膜
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の少なくとも一方の側壁面と該側壁面に隣接する前記基板の表面とを接続するようにエピタキシャル成長により形成された半導体層と、
前記ゲート電極の両側の前記基板の表面又は前記半導体層に形成されたソース／ドレイン領域と、
を具備してなることを特徴とする半導体装置。
【請求項２】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極を形成した基板の表面をカバー膜で被覆する工程と、
前記ゲート電極の少なくとも一方の側壁面及び該側壁面に隣接する基板表面で前記カバー膜を除去する工程と、
前記カバー膜の除去により露出した前記基板の表面から半導体層をエピタキシャル成長し、前記基板と前記ゲート電極の側壁面とを電気的に接続する工程と、
前記ゲート電極をマスクに用い、前記基板の表面部又は前記半導体層にソース／ドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
メモリ部とロジック部を有する半導体装置の製造方法であって、
前記各部で半導体基板上にゲート絶縁膜を介してそれぞれ複数のゲート電極を形成する工程と、
前記各ゲート電極及び前記基板の表面をカバー膜で被覆する工程と、
前記メモリ部内のシェアードコンタクトすべき第１のトランジスタのゲート電極の両側の少なくとも一方、及び前記ロジック部内のチャネル領域に歪みを与えるべき第２のトランジスタのゲート電極の両側の部分で、前記基板の表面に形成されたカバー膜を除去する工程と、
前記カバー膜をマスクに用いて、前記基板の表面部をエッチングして溝を形成する工程と、
前記第１のトランジスタのゲート電極の両側壁面の少なくとも一方で前記カバー膜を除去する工程と、
前記基板に設けた溝内に半導体層をエピタキシャル成長すると共に、前記第１のトランジスタのゲート電極の側壁面まで該半導体層を成長エピタキシャルすることにより、前記各溝内を前記半導体層で埋め込むと共に、前記第１のトランジスタのゲート電極の側壁面と前記基板とを前記半導体層により電気的に接続する工程と、
前記ゲート電極をマスクに用い、前記基板の表面部又は前記半導体層にソース／ドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
メモリ部とロジック部を有する半導体装置の製造方法であって、
前記各部で半導体基板上にゲート絶縁膜を介してそれぞれ複数のゲート電極を形成する工程と、
前記各ゲート電極及び前記基板の表面をカバー膜で被覆する工程と、
前記メモリ部内のシェアードコンタクトすべき第１のトランジスタのゲート電極の両側壁面の少なくとも一方、及び該側壁面に隣接する基板表面で前記カバー膜を除去すると共に、前記ロジック部内のエレべーテッドソース・ドレイン構造を形成すべき第２のトランジスタのゲート電極の両側の部分で、前記基板の表面に形成されたカバー膜を除去する工程と、
前記カバー膜の除去により露出した前記基板の表面から半導体層をエピタキシャル成長することにより、前記第２のトランジスタのゲート電極の両側にエレべーテッドソース・ドレイン構造を形成すると共に、前記第１のトランジスタのゲート電極の側壁面と前記基板とを前記半導体層により電気的に接続する工程と、
前記ゲート電極をマスクに用い、前記基板の表面部又は前記半導体層にソース／ドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記半導体層を形成した後で前記ソース／ドレイン領域を形成する前に、前記ゲート電極の側壁面に側壁絶縁膜を形成することを特徴とする請求項２〜４の何れか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の少なくとも一方の側壁面と該側壁面に隣接する前記基板の表面とを接続するようにエピタキシャル成長により形成された半導体層と、
前記ゲート電極の両側の前記基板の表面又は前記半導体層に形成されたソース／ドレイン領域と、
を具備してなることを特徴とする半導体装置。
【請求項２】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極を形成した基板の表面をカバー膜で被覆する工程と、
前記ゲート電極の少なくとも一方の側壁面及び該側壁面に隣接する基板表面で前記カバー膜を除去する工程と、
前記カバー膜の除去により露出した前記基板の表面から半導体層をエピタキシャル成長し、前記基板と前記ゲート電極の側壁面とを電気的に接続する工程と、
前記ゲート電極をマスクに用い、前記基板の表面部又は前記半導体層にソース／ドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
メモリ部とロジック部を有する半導体装置の製造方法であって、
前記各部で半導体基板上にゲート絶縁膜を介してそれぞれ複数のゲート電極を形成する工程と、
前記各ゲート電極及び前記基板の表面をカバー膜で被覆する工程と、
前記メモリ部内のシェアードコンタクトすべき第１のトランジスタのゲート電極の両側の少なくとも一方、及び前記ロジック部内のチャネル領域に歪みを与えるべき第２のトランジスタのゲート電極の両側の部分で、前記基板の表面に形成されたカバー膜を除去する工程と、
前記カバー膜をマスクに用いて、前記基板の表面部をエッチングして溝を形成する工程と、
前記第１のトランジスタのゲート電極の両側壁面の少なくとも一方で前記カバー膜を除去する工程と、
前記基板に設けた溝内に半導体層をエピタキシャル成長すると共に、前記第１のトランジスタのゲート電極の側壁面まで該半導体層を成長エピタキシャルすることにより、前記各溝内を前記半導体層で埋め込むと共に、前記第１のトランジスタのゲート電極の側壁面と前記基板とを前記半導体層により電気的に接続する工程と、
前記ゲート電極をマスクに用い、前記基板の表面部又は前記半導体層にソース／ドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
メモリ部とロジック部を有する半導体装置の製造方法であって、
前記各部で半導体基板上にゲート絶縁膜を介してそれぞれ複数のゲート電極を形成する工程と、
前記各ゲート電極及び前記基板の表面をカバー膜で被覆する工程と、
前記メモリ部内のシェアードコンタクトすべき第１のトランジスタのゲート電極の両側壁面の少なくとも一方、及び該側壁面に隣接する基板表面で前記カバー膜を除去すると共に、前記ロジック部内のエレべーテッドソース・ドレイン構造を形成すべき第２のトランジスタのゲート電極の両側の部分で、前記基板の表面に形成されたカバー膜を除去する工程と、
前記カバー膜の除去により露出した前記基板の表面から半導体層をエピタキシャル成長することにより、前記第２のトランジスタのゲート電極の両側にエレべーテッドソース・ドレイン構造を形成すると共に、前記第１のトランジスタのゲート電極の側壁面と前記基板とを前記半導体層により電気的に接続する工程と、
前記ゲート電極をマスクに用い、前記基板の表面部又は前記半導体層にソース／ドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記半導体層を形成した後で前記ソース／ドレイン領域を形成する前に、前記ゲート電極の側壁面に側壁絶縁膜を形成することを特徴とする請求項２〜４の何れか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００９−１５２３１２（Ｐ２００９−１５２３１２Ａ）
【公開日】平成２１年７月９日（２００９．７．９）
【国際特許分類】
【出願番号】特願２００７−３２７７３０（Ｐ２００７−３２７７３０）
【出願日】平成１９年１２月１９日（２００７．１２．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２１年７月９日（２００９．７．９）
【国際特許分類】
【出願日】平成１９年１２月１９日（２００７．１２．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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