【課題】電流値分布幅をより狭くして電流ウィンドウをより広げる。
【解決手段】半導体基板における電荷蓄積部に電荷を徐々に蓄積するため、ゲート電圧は書き込み回数が増加するに従って徐々に増加させる（Ｂ）。チャネル領域に流れる電流の値が、電荷蓄積部に蓄積される電荷の量が所定のデータに対応する値となった場合に該チャネル領域に流れる電流の予め定められた目標値よりも大きい領域において、該電流の値が該目標値に近づいた場合に、ソース電圧、ドレイン電圧を下げることにより、１回当たりの電荷の蓄積量の増加割合を減少させる（Ｃ）。よって、各電荷蓄積部への電荷の蓄積量が目標値を超えることを抑えることができる。 （もっと読む）

【課題】デバイス間バラツキや誤動作が起こりにくく信頼性の高い、かつ消費電力が抑えられた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、絶縁体上に形成された第１導電型の半導体層１００と、半導体層１００上に形成された電荷蓄積機能を有する電荷蓄積膜１０３及び電荷蓄積膜１０３上に形成されたゲート電極１０５ａと、ゲート電極１０５ａの下方の半導体層１００に形成されたチャネル領域１０８と、チャネル領域１０８の両側に、半導体層１００内に形成された第２導電型の拡散領域１０６，１０７と、半導体層１００を延長して形成した第１導電型のボディコンタクト領域１０９と、延長した半導体層１００上にゲート電極１０５ａを延長し、ボディコンタクト領域１０９と、チャネル領域１０８の両側の拡散領域１０６，１０７を分離するゲート電極引き出し部１０５ｂとを備える。 （もっと読む）

【課題】
本発明は、プログラム障害を低減し、チップ領域が小さくなるアレイ構造および改良されたMTPメモリーを提供する。
【解決手段】複数のカラムと複数の列が配置されたメモリーセルのアレイを提供する。アレイは、第１の方向中に、第１のプログラム線と、第１の消去線と、第１のワード線とを備える。第１のプログラム線は、アレイの第１の列中のメモリーセルのプログラムゲートに接続され、第１の消去線は、アレイの第１の列中のメモリーセルの消去ゲートに接続され、第１のワード線は、アレイの第１の列中のメモリーセルのワード線ノードと接続されている。 （もっと読む）

改善した、サイリスタに基づくメモリセルを提供する。一例では、シリコン‐オン‐インシュレータ（ＳＯＩ）技術を用いて、セル（１０）をフローティング基板内に形成する。セルには、第２ワードラインによりゲート駆動されるとともに完全にフローティング基板内に形成されたラテラルサイリスタ（２０）を有するのが好ましい。このサイリスタのカソードは、アクセストランジスタ（１８）のソースをも有し、このアクセストランジスタのドレインは装置のビットラインに接続されており、このアクセストランジスタは第１ワードライン（１４）によりゲート駆動される。フローティング基板内にはトラッピング層が形成され、セルに書き込みを行う場合、パルスを加えて、論理状態“１”に対し正孔をトラッピング層にトラッピングさせ、論理状態“０”に対し電子をトラッピング層にトラッピングさせる。トラッピング層に電荷をトラッピングさせることにより、記憶されたデータ状態に追加の余裕度を加え、これらデータ状態の劣化を回避し、セルを不揮発性とする。
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