【課題】 製造プロセスの簡略化及び信頼性の向上が図れる強誘電体メモリ及びその製造方法を提供することにある。
【解決手段】 強誘電体メモリは、基体１０と、基体１０の上方に形成された絶縁層１２と、絶縁層１２を貫通するコンタクトホール２０と、コンタクトホール２０の内部に形成されたプラグ３４と、プラグ３４の上方に形成され、かつ、コンタクトホール２０の内部に一部が形成された第１の部分６２と、第１の部分６２と一体化して絶縁層１２の上方に形成された第２の部分６４と、を含むバリア層６０と、プラグ３４の上方を含む領域に、下部電極４２、強誘電体層４４及び上部電極４６が順に積層して形成された強誘電体キャパシタ４０と、を含む。 （もっと読む）

【課題】 製造プロセスの簡略化及び信頼性の向上を図ることにある。
【解決手段】 強誘電体メモリの製造方法は、（ａ）基体１０の上方に形成された絶縁層２０に、第１及び第２のコンタクトホール２２，２４を形成すること、（ｂ）第１及び第２のコンタクトホール２２，２４のそれぞれの内部に、絶縁層２０の上面よりも低い上面を有するプラグ４２，４４を形成すること、（ｃ）第１及び第２のコンタクトホール２２，２４のそれぞれのプラグ４２，４４の上方に、バリア層５２，５４を形成すること、（ｄ）下部電極８２、強誘電体層８４及び上部電極８６を順に積層して積層体８１を形成すること、（ｅ）積層体８１をエッチングすることによって、第１のコンタクトホール２２のプラグ４２の上方を含む領域に、強誘電体キャパシタ８０を形成すること、を含む。バリア層５２，５４は、下部電極８２よりもエッチングされにくい性質を有する。 （もっと読む）

【課題】磁界を効率よく記憶素子に集束させることができ、配線間のショートが防止された磁気抵抗効果装置およびその製造方法を提供する。
【解決手段】互いに平行に配置される複数の第１配線１１と、第１配線１１の上方に離間して配置されるとともに、互いに平行に配置される複数の第２配線１２と、第１配線１１と第２配線１２との間の一領域に、磁気抵抗型のＴＭＲ素子１３とを備えた磁気抵抗効果装置であって、各第２配線１２上を覆うとともに、隣接する第２配線１２間に連続して設けられた絶縁性の高透磁率材料からなる第２磁性体層２２ｂを備えたことを特徴とする磁気抵抗効果装置およびその製造方法である。 （もっと読む）

【課題】 標準ＣＭＯＳロジックプロセスに不揮発メモリを混載するために必要な追加マスク枚数を削減し、製造期間短縮とコスト低減を図る。
【解決手段】 サイドウォール構造を利用し、ゲート電極がシリサイド化されたスプリットゲート型メモリセルにおいて、選択ゲート電極１２に隣接して、孤立した補助パターン２２を配置する。両者の間隙にサイドウォールゲートのポリシリコンが充填され自己整合的に形成された配線部２３に対してコンタクト２１を取る。コンタクト２１は補助パターン２２および素子分離領域に重なっても良く、占有面積を考慮して設計最適化できる。選択ゲート電極１２との距離をｘ、ＯＮＯ膜の堆積厚さをｔ、ポリシリコン膜の堆積厚さをｄとおけば、ｘ＜２×（ｔ＋ｄ）となる距離ｘだけ離れて補助パターン２２を配置すればよい。 （もっと読む）

【課題】 トンネル絶縁膜の特性を確保した上で消去動作後のＶth素分布幅の拡大を防止し、さらに所定の場合デバイス動作速度を向上させることができる半導体装置およびその製造方法を提供する。
【解決手段】 トレンチに絶縁膜を充填して分離絶縁膜５を形成する工程と、分離絶縁膜を保護膜が露出されるまで平坦化する工程と、保護膜を除去して第１ポリシリコン層３と分離絶縁膜５との上に第２ポリシリコン層４を形成する工程とを有し、第１ポリシリコン層形成工程では、第１ポリシリコン層としてノンドープのシリコン層を形成し、第２ポリシリコン層形成工程では、第２ポリシリコン層としてドープトシリコン層を形成するか、またはノンドープシリコン層を形成してその後に不純物を注入するかして、その第２ポリシリコン層中の不純物を、その後の熱履歴により、第１ポリシリコン層へと熱拡散させる。 （もっと読む）

本発明は、パンチスルーダイオード（Ｓ）と直列に接続されたプログラマブル抵抗器（ＰＲ）を有する電気デバイス（図６）に関する。本発明はまた、そのような電気デバイスの製造方法に関する。前記方法は、第１の導電型とは反対の第２の導電型の半導体材料からなる第２の層と第３の層との間に配置された、第１の導電型の半導体材料からなる第１の層を含む積層体を設けるステップと、プログラマブルな抵抗率を有する材料の層であって、半導体材料の第２および第３の層のうちの１つと電気的に接触している、プログラマブルな抵抗率を有する材料の層を設けるステップとを含む。
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本発明は、トランジスタ２２及びキャパシタ２３を含んでいる不揮発性強誘電体メモリ装置３０に関し、特に、不揮発性で、電気的に消去可能、かつプログラム可能な強誘電体メモリ素子及びそのような不揮発性強誘電体メモリ装置３０を生産する方法に関する。本発明による方法は、トランジスタ２２のゲート誘電体層及びキャパシタ２３の誘電体層は同一の有機又は無機強誘電体層から作られるので、限られた数のマスクステップを含む。
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有機強誘電体高分子と有機両極性半導体との組み合わせを備える不揮発性強誘電体メモリデバイスが提案されている。本発明に係るデバイスは、高分子に適合し、また、高分子の利点、即ち、溶液処理、低コスト、低温層堆積及びフレキシブル基板との適合性を十分に活用している。
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【課題】　メモリセルの書込み特性のばらつきに起因する書込みベリファイ回数の増加を抑制し、書込み時間の短縮をはかり得るＥＥＰＲＯＭを提供すること。
【解決手段】　Ｓｉ基板１上に浮遊ゲート４と制御ゲート６を積層し、電気的書替え可能としたメモリセルが２次元配置されたメモリセルアレイと、基板１とゲート６の間に消去パルスを印加する消去機構と、基板１とゲート６の間に消去パルスと逆極性の低い電圧の事前書込みパルスを印加する事前書込み機構と、事前書込みパルス印加後の状態を検知するしきい値ベリファイ機構と、基板１とゲート６の間に消去パルスと逆極性の高い電圧の書込みパルスを印加する書込み機構とを備えたＥＥＰＲＯＭであって、消去動作の後、事前書込み動作としきい値ベリファイ動作を、最も速く変動するメモリセルのしきい値が消去状態の所望の値に達するまで繰返し、次いで書込み動作によってデータ書込みを行うことを特徴とする。 （もっと読む）

【課題】ビット線とセルコンタクト部の容量接続用コンタクトとのショートを防止し、容量接続用コンタクトとビット線とのマージンを大きくすることができる半導体記憶装置及びその製造方法の提供。
【解決手段】ＳＴＩにより活性領域が分離形成された半導体基板上の第１の層間絶縁膜４に活性領域まで貫通するコンタクト孔５を設け、その内部に第１の層間絶縁膜上面よりも低い位置まで多結晶シリコン６を充填した後、多結晶シリコン上部にシリサイド膜１２を形成し、第１の層間絶縁膜上の所定領域にポリサイド膜又はメタル膜を含むビット線７とビット線の上面及び側面にシリコン窒化膜を形成した後、ビット線で覆われていないコンタクト孔内部のシリサイド膜を除去することにより、シリンダ型容量と接続されるコンタクト孔内部の導電体とそのコンタクト孔に隣接するビット線とを分離する。その後、第２の層間絶縁膜１０を堆積し、シリサイド膜を除去したコンタクト孔まで貫通するシリンダ型容量パターンを形成する。 （もっと読む）