不揮発性強誘電体メモリ装置の製造方法及びその方法によって得られるメモリ装置
本発明は、トランジスタ２２及びキャパシタ２３を含んでいる不揮発性強誘電体メモリ装置３０に関し、特に、不揮発性で、電気的に消去可能、かつプログラム可能な強誘電体メモリ素子及びそのような不揮発性強誘電体メモリ装置３０を生産する方法に関する。本発明による方法は、トランジスタ２２のゲート誘電体層及びキャパシタ２３の誘電体層は同一の有機又は無機強誘電体層から作られるので、限られた数のマスクステップを含む。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、不揮発性強誘電体メモリ装置に関し、特に、不揮発性で、電気的に消去可能、かつプログラム可能なポリマー集積回路の強誘電体メモリ素子並びにそのような不揮発性強誘電体メモリ装置の製造方法及び動作させる方法に関する。
【０００２】
メモリ技術は、概して、２つのカテゴリ（揮発性と不揮発性）に分類され得る。ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）及びＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような揮発性メモリは、電力が取り除かれた場合にそれらの内容を失うが、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）技術に基づく不揮発性メモリは失わない。ＤＲＡＭ、ＳＲＡＭ及び他の半導体メモリは、コンピュータ及び他の装置における情報処理及び高速ストレージのために、広く用いられる。近年、ＥＥＰＲＯＭ及びフラッシュメモリは、フローティングゲート電極中の電荷としてデータを蓄積する不揮発性メモリとして紹介されてきた。不揮発性メモリ（ＮＶＭ）は、様々な商用及び軍用の電子装置及び電子機器、例えば、携帯電話、ラジオ及びデジタルカメラに用いられる。これらの電子装置の市場は、低電圧、低消費電力及び減少されたチップサイズを伴う装置を要求し続ける。しかしながら、ＥＥＰＲＯＭは及びフラッシュメモリは、データを書き込むために長時間を要し、データを書き換えられる回数に制限がある。
【０００３】
上記メモリのタイプの欠点を避ける手段として、誘電膜の誘電分極によってデータを蓄積する強誘電体メモリ（ＦＲＡＭ）が提案された。強誘電体メモリセルは、強誘電体キャパシタ及びトランジスタを含む。その構成は、ＤＲＡＭのストレージセルと似ている。違いは、キャパシタ電極間の材料、ＦＲＡＭの場合には、強誘電材料の誘電特性にある。材料は、永久電気双極子モーメントを特徴とする場合には、強誘電体であるといわれており、すなわち、外部電界の印加さえもない。この場合には、格子構造体のユニットセル内には、１つより多い安定誘電分極状態がある。このことによって、材料の誘電率は、印加される電界（Ｅ）の非線形関数になる。図１に概略的に示されるように、キャパシタ上に印加される電界Ｅに対する表面電荷密度Ｄのプロットは、特徴的なヒステリシスループを作り出す。正飽和電極及び負飽和分極は（Ｐｓ）は、メモリセルの二値論理状態、例えば、「１」及び「０」に対応する一方、残留分極（Ｐｒ）は、電源電圧、すなわち、上述の電界Ｅが切られる場合にセルが属する状態に対応する。従って、残留分極は、メモリセルの不揮発性を与える。ＦＲＡＭの電界Ｅを印加することは強誘電体キャパシタの誘電分極を制御するので、ホットエレクトロンを注入すること又はトンネル効果を用いることによる書き込みと比較して、ＥＥＰＲＯＭ装置及びフラッシュメモリ装置上で行われたとして、書込速度が１，０００倍又はそれ以上速くなる。また、フラッシュメモリ装置のＥＥＰＲＯＭをプログラミングする電力量のたった１／１０００〜１／１０００００の電力しか必要とされない。その上、トンネル酸化膜を用いる必要性を取り除くことは、ＦＲＡＭの寿命を延ばし、フラッシュメモリ又はＥＥＰＲＯＭ装置の書き込みサイクルよりも１００，０００倍も多い書き込みサイクルを可能にする。
【０００４】
メモリセルキャパシタ上の強誘電体膜は、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ−Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）若しくはＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）のような無機材料、又は硫酸トリグリシン（ＴＧＳ）若しくは極性群を伴う有機ポリマー、例えば、ポリフッ化ビニリデン（Ｐ（ＶＤＦ））、奇数鎖ナイロン若しくはポリシアン化ビニリデン（ＰＶＣＮ）のような有機分子材料で作られても良い。これらの極性層の最適化は、例えば、三フッ化エチレン（ＴｒＦＥ）又は四フッ化エチレン（ＴｅＦＥ）を伴うＰ（ＶＤＦ）の（ランダム）共重合体を用いることによって行われても良い。一般的には、非対称空間群に属する結晶構造体を伴う結晶相を有するどの材料も、必要とされるスイッチング・フィールド（保持に関連している）よりも電気的破壊電界が高い限りは、用いられ得る。しかしながら、例えば、一例としてディスプレイのために用いられる強誘電体液晶高分子の場合には、残留分極Ｐｒは、巨大分子からの双極子モーメントに依存するので、一般的には、低い（５〜１０ｍＣ／ｍ２）。これは、メモリへの応用には低過ぎるかもしれない。さらに、動作条件は、例えば、液晶特性の相転位のような液晶特性のために、非常に温度に敏感であろう。メモリへの応用のためには、約―２０℃〜１５０℃の範囲の温度での安定特性を有することが好ましい。従って、ポリマー集積回路において用いられる不揮発性メモリセルの場合には、例えば、上記材料のような有機強誘電体材料は高い残留分極を示すので、好ましくは、強誘電体層として利用される。
【０００５】
ＷＯ９８／１４９８９号では、メモリセル１は、ストレージキャパシタ３（図２参照）に接続されるトランジスタ２を含むことが説明されている。ストレージキャパシタ３は、特定の強誘電特性を有するポリマーストレージ誘電体４を含む。ポリマーストレージ誘電体４は、例えば、ナイロン１１、ナイロン９、ナイロン７、ナイロン５又はＰ（ＶＤＦ）のようなフッ素原子を伴うポリビニリデン若しくは三フッ化エチレン（ＴｒＦＥ）を伴うポリビニリデンの共重合体である。キャパシタ３の第１の電極５は、トランジスタ２の第１のコネクション６と導電的に接続される。ポリマーストレージ誘電体４は、第１の電極５の上部に置かれていて、第２の電極７で覆われる。ポリマーストレージ誘電体４と同様に、第１の電極５と第２の電極７の両方とも、異なるステップにおいて、トランジスタ２の上へ堆積され、これらの異なるステップによって、トランジスタ２構造体のメタライゼーションは、主に、各キャパシタ３の形成に至る。
【０００６】
ＷＯ９８／１４９８９号における装置の欠点は、トランジスタ２及びポリマーストレージ誘電体４のような強誘電材料を伴うストレージキャパシタ３を含む装置を形成するために、多くのマスクステップが必要とされ、その結果として、製造時間が増加する。このことは、上記強誘電体メモリ装置の製造をよりコストがかかるものにする。
【０００７】
本発明の目的は、強誘電体の不揮発性で、電気的に再プログラム可能なメモリ装置を安くかつ速く製造するための製造方法、上記方法に従って作られるメモリ装置を提供することである。
【０００８】
上記目的は、本発明の方法及び装置によって達成される。
【０００９】
本発明は、不揮発性記憶用に適用可能な装置、又はラッチアップ回路を提供する。本発明に係る装置は、
制御電極及び前記制御電極を残りの選択装置から絶縁する第１の誘電体層を有する選択装置と、
第２の誘電体層を含むストレージ装置を含み、
前記選択装置の前記第１の誘電体層及び前記ストレージ装置の前記第２の誘電体層は、同一強誘電体層の個別の部分である。
【００１０】
一実施例では、装置は、ゲート電極、ゲート誘電体並びにドレイン及びソースを含むトランジスタであっても良く、ストレージ装置は、第１の電極、誘電体層及び第２の電極を含むキャパシタであっても良く、トランジスタのゲート誘電体及びキャパシタの誘電体層は、同一強誘電体層の個別の部分であっても良い。トランジスタは、例えば、薄膜トランジスタであっても良い。
【００１１】
本発明の実施例では、強誘電体層は、例えば、無機強誘電体層であっても良い。別の実施例では、強誘電体層は、例えば、強誘電性オリゴマー又は強誘電性ポリマー層のような有機強誘電体層であっても良く、例えば、（ＣＨ２−ＣＦ２）ｎ−（ＣＨＦ−ＣＦ２）ｍ又は（ＣＨ２−ＣＦ２）ｎ−（ＣＦ−ＣＦ２）ｍと似たような（ランダム）共重合体を形成するように、（ＣＨ２−ＣＦ２）ｎ、（ＣＨＦ−ＣＦ２）ｎ（ＣＦ２−ＣＦ２）ｎ又はそれらの組み合わせから選択されても良い。その上、強誘電体層は、有機物、例えば、充てん材の内部に分散する無機物を含んでも良く、又はその逆も同様に良い。
【００１２】
本発明に係る装置では、トランジスタのゲート電極及びキャパシタの第1の電極は、第1の導電層、例えば、導電性ポリマー層の個々の部分でも良い。
【００１３】
別の実施例では、トランジスタのドレイン及びソース並びにキャパシタの第2の電極は、第2の導電層、例えば、第2の導電性ポリマー層の個々の部分であっても良い。
【００１４】
キャパシタの第１及び第2の電極の１つは、トランジスタのゲート、ソース又はドレインのいずれかと電気的に接続されても良い。
【００１５】
本発明の実施例では、ゲート電極、トランジスタのドレイン及びソース並びにキャパシタの第1の電極及び第2の電極は、同じ材料から形成されても良く、例えば、ＰＥＤＯＴ／ＰＳＳであっても良いが、その他の適切な導電材料であればどれでも良い。
【００１６】
本発明の装置は、その上、半導体層、例えば、有機半導体又は無機半導体を含んでも良い。好ましい実施例では、半導体層は、有機半導体層であっても良い。有機半導体を用いることの利点は、半導体層と強誘電体層の間のインタフェースが非常に良い特性を示すことである。具体的な実施例では、半導体層は、ペンタセン半導体層を含んでも良い。
【００１７】
本発明は、その上、不揮発性記憶用に適用可能な装置又は制御電極、第1の強誘電体層及び第1及び第2の主電極を含んでいる選択装置並びに第1の電極、第2の強誘電体層及び第2の電極を含むストレージ装置を含むラッチアップ回路を加工する方法を提供する。本発明の方法は、
第1の導電層を基板上へ設け、パターニングすることによって、ストレージ装置の第１の電極及び選択装置の制御電極を形成し、
パターニングされた第1の導電層上に強誘電体層を設け、パターニングすることによって、選択装置の第1の強誘電体層及びストレージ装置の第2の強誘電体層を形成し、
パターニングされた強誘電体層上に第2の導電層を設け、パターニングすることによって、キャパシタの第２の電極並びに選択装置の第1及び第2の主電極を形成することを含む。
【００１８】
本発明の方法は、さらに、パターニングされた第2の導電層上へ半導体層を設けることを含んでも良い。半導体層は、例えば、無機半導体又は有機半導体であっても良い。好ましい実施例では、半導体層は、例えば、ペンタセン半導体層のような有機半導体層であっても良い。
【００１９】
一実施例では、第１の導電層及び／又は第2の導電層をパターニングすることは、標準的なフォトリソグラフィーによって行なわれても良い。
【００２０】
強誘電体層を設けることは無機強誘電体層又は有機強誘電体層を設けることを含んでも良い。一実施例では、強誘電体層を設けることは、（ＣＨ２−ＣＦ２）ｎ−（ＣＨＦ−ＣＦ２）ｍ又は（ＣＨ２−ＣＦ２）ｎ−（ＣＦ−ＣＦ２）ｍと似たような（ランダム）共重合体を形成するように、（ＣＨ２−ＣＦ２）ｎ、（ＣＨＦ−ＣＦ２）ｎ（ＣＦ２−ＣＦ２）ｎ又はそれらの組み合わせから選択された強誘電性ポリマー層を設けることであっても良い。強誘電体層をパターニングすることは、例えば、強誘電体層を架橋結合することによって行なわれても良い。
【００２１】
本発明の実施例では、第１及び／又は導電層を設けることは、金属層又は導電性ポリマー層を設けることであればどれでも良い。具体的な実施例では、第１及び／又は導電層を設けることは、ＰＥＤＯＴ／ＰＳＳ層を設けることであっても良い。
【００２２】
本発明において説明される方法の利点は、数マスクステップのみが必要とされるので、処理時間が削減され、その結果、処理コストが削減されることである。
【００２３】
これら及びその他の本発明の特性、特徴及び利点は、一例として、本発明の原理部分のみを説明する添付の図面と併せることにより、後述の詳細な説明から明らかになるであろう。この説明は、本発明の範囲を限定することなく、例示のためにのみ与えられている。以下に引用された参照数字は添付の図面を参照する。
【００２４】
本発明は、特定の実施例に関して説明され、いくつかの図面を参照して説明されるが、本発明は、特許請求の範囲の内容にのみ限定されるものではない。説明される図面は、概略図のみであって、限定するものではない。図面においては、いくつかの要素の大きさは、誇張されても良く、説明のため、スケール通りに描かれていなくても良い。「含む」という語は、本発明の明細書及び特許請求の範囲において用いられる場合には、他の要素及びステップを除外するものではない。単数名詞に関するときに不定冠詞又は定冠詞、例えば、「ａ」又は「ａｎ」、「ｔｈｅ」が用いられる場合には、このことは、他に明確に述べられない限り、複数名詞を含む。
【００２５】
その上、明細書及び特許請求の範囲において、第１、第２、第３及びそれらと同等の語は、同様の要素同士を区別することを目的に用いられるのであって、必ずしも、起こる順番又は年代順を説明することを目的に用いられるわけではない。そのように用いられる語は、適切な条件下で置き換え可能であって、以下に説明される本発明の実施例は、以下に説明される又は図示される以外の順番で実施可能であることを理解すべきである。
【００２６】
加えて、明細書及び特許請求の範囲において、上部（ｔｏｐ）、底部（ｂｏｔｔｏｍ）、上（ｏｖｅｒ）、下（ｕｎｄｅｒ）及びそれらと同等の語は、説明目的で用いられるのであって、必ずしも、相対的な位置を説明することを目的に用いられるわけではない。そのように用いられる語は、適切な環境下で置き換え可能であって、以下に説明される本発明の実施例は、以下に説明される又は図示される以外の幾何学的配置で実施可能であることを理解すべきである。
【００２７】
図３〜７においては、１つのスイッチング素子、例えば、トランジスタ２２及び１つのストレージ素子、例えば、キャパシタ２３を含む１Ｔ／１Ｃメモリ装置３０の製造の異なるステップが、本発明の実施例に従って図示される。
【００２８】
１Ｔ／１Ｃメモリ装置３０の処理における第１のステップは図３に図示される。基板１０が準備される。本発明の実施例では、「基板」という語は、いかなる以下の材料又は用いられる可能性のある材料を含んでも良く、基板上に、装置、回路又はエピタキシャル層が形成されても良い。他の代替的な実施例では、この「基板」は、ドープされたシリコン基板、ガリウム・ヒ素（ＧａＡｓ）基板、ガリウム・ヒ素・リン（ＧａＡｓＰ）基板、インジウム・リン（ＩｎＰ）基板、ゲルマニウム（Ｇｅ）基板又はシリコンゲルマニウム（ＳｉＧｅ）基板のような半導体基板を含んでも良い。「基板」は、半導体基板部分に加えて、ＳｉＯ２層又はＳｉ３Ｎ４層のような絶縁層を含んでも良い。従って、「基板」という語は、ガラス上のシリコン（ｓｉｌｉｃｏｎ−ｏｎ−ｇｌａｓｓ）基板及びサファイア上のシリコン（ｓｉｌｉｃｏｎ−ｏｎ−ｓａｐｐｈｉｒｅ）基板もまた含む。「基板」という語は、上述のように、関心のある層又は関心のある部分の下にある要素を一般的に明確にするために用いられる。また、「基板」という語は、上に層が形成されるような他のどのベースであっても良く、例えば、ガラス層又は金属層であっても良い。
【００２９】
処理は、基板１０の任意の平坦化から始まっても良い。このことは、例えば、フォトレジストの平坦化層を基板１０上に堆積させることによって行われても良く、例えば、エポキシベースポリマー又はノボラックベースポリマーであっても良い。
【００３０】
基板１０の平坦化の後は、第１の導電層は、基板１０上へ堆積される。この第１の導電層は、例えば、金、アルミニウムのような金属層であっても良く、又は、インジウムスズ酸化膜（ＩＴＯ）層のような無機導電層であっても良い。代替的に、第１の導電層は、導電性ポリマー層、例えば、カンフル・スルホン酸がドープされているポリアニリン（ＰＡＮＩ／ＣＳＡ）又はポリ(４−スチレン・スルフォン酸)がドープされたポリ(３，４−エチレンジオキシチオフェン)（ＰＥＤＯＴ／ＰＳＳ）であっても良い。第１の導電層の厚さは、用いられる材料及び必要とされる抵抗に依存する。導電層は、第１の導電層が例えばＰＥＤＯＴ／ＰＳＳ層の場合は、例えば、１００ｎｍの厚さを有しても良く、導電層が金層の場合は、５０ｎｍであっても良い。第１の導電層は、どの適切な堆積技術によって基板１０上へ堆積されても良く、例えば、スパッタ堆積のような技術、又は、導電性ポリマー層の場合は、例えば、スピンコーティングのような技術によって基板１０上へ堆積されても良い。
【００３１】
第１の相互接続線１１、形成されるべきキャパシタ２３の第１の電極１２及び形成されるべきトランジスタ２２のゲート電極１３を形成するために、後続の第１の導電層の構造化又はパターニングは、例えば、標準的なフォトリソグラフィーによって実行される。フォトリソグラフィープロセスは、以下の後続のステップを含む。はじめに、フォトレジスト層は、基板１０上の第１の導電層の上部に、例えば、スピンコーティングによって塗布される。フォトレジスト層は、例えば、数μｍの厚さを有しても良く、どの適切なポリマーで作られても良く、例えば、ポリ（ビニルケイ皮酸エステル）又はノボラックベースポリマーのようなポリマーで作られても良い。その後、マスクは、基板１０上へパターンを整列させるために適用される。フォトレジスト層は、次に、例えば、紫外線によって、マスクを通して照射される。照射の後は、フォトレジスト層が成長し、それによって、用いられたフォトレジストのタイプによってフォトレジストの照射された部分（ポジティブレジスト）又はフォトレジストの照射されない部分（ネガティブレジスト）のどちらかが取り除かれる。第１の導電層のパターニングは、次に、成長したフォトレジスト層をマスクとして用いることによって実行され、その後、フォトレジスト層の残りの部分は、典型的には、有機溶媒を用いることによって取り除かれる。結果は、図３に示される。
【００３２】
図４に図示された後続の製造ステップでは、強誘電体有機層又は強誘電体無機層であっても良く、例えば、５００ｎｍ以下の厚さを有しても良いような強誘電体層１４が、基板１０上へ堆積される。強誘電体層１４は、例えば、２０００ｎｍ以下の厚さを有しても良い。有機層の場合は、強誘電体層の厚さは、好ましくは、３０〜５００ｎｍの間である。強誘電体層１４は、例えば、強誘電体ポリマー層、例えば、２−ブタノンからスピンコーティングされる可能性のある三フッ化エチレン（ＴｒＦＥ）又はクロロ三フッ化エチレンを伴うフッ化ビニリデン（ＶＤＦ）のランダム共重合体に基づく強誘電体ポリマー層であっても良い。他の強誘電体ポリマー、例えば、奇数鎖ナイロン、シアノポリマー・ポリアクリルニトリル、ポリ（シアン化ビニリデン）、並びに、側鎖にあるシアノ基、ポリ尿素、ポリチオ尿素及びポリウレタンを伴うポリマーが用いられても良い。全てのポリマーは、別のポリマーマトリクスの内部に、純粋な形で又は希釈された状態で用いられても良い。強誘電体材料は、「Ｐｒｉｎｃｉｐｌｅｓ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ ｏｆ Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ ａｎｄ ｒｅｌａｔｅｄ ｍａｔｅｒｉａｌｓ」（Ｍ．Ｅ．Ｌｉｎｅｓ ａｎｄ Ａ．Ｍ．Ｇｌａｓｓ， Ｏｘｆｏｒｄ Ｐｒｅｓｓ，２００１）及び「Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｐｏｌｙｍｅｒｓ， ｃｈｅｍｉｓｔｒｙ， ｐｈｙｓｉｃｓ ａｎｄ ａｐｐｌｉｃａｔｉｏｎｓ」(ｅｄｉｔｅｄ ｂｙ Ｈａｒｉ Ｓｉｎｇｈ Ｎａｌｗａ， Ｍａｒｃｅｌ Ｄｅｋｋｅｒ， Ｉｎｃ １９９５)において論じられている。一般的な強誘電体材料のリストであるランドルト・ベルンシュタインシリーズ（Ｓｐｒｉｎｇｅｒ−Ｖｅｒｌａｇ Ｈｅｉｄｅｌｂｅｒｇ Ｇｒｏｕｐ III；Ｃｏｎｄｅｎｓｅｄ Ｍａｔｔｅｒ； Ｖｏｌｕｍｅ １６： Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ ａｎｄ ｒｅｌａｔｅｄ ｓｕｂｓｔａｎｃｅｓ（１９８２）及びＶｏｌｕｍｅ ３６： Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ ａｎｄ ｒｅｌａｔｅｄ ｓｕｂｓｔａｎｃｅｓ（２００２））参照。しかしながら、メモリへの応用に関しては、強誘電体ポリマーの残留分極Ｐｒは、できるだけ高いことが重要である。従って、高密度な大きな双極子群を有する材料が好ましく、例えば、１０ｍＣ／ｍ２より高い、例えば、〜１００ｍＣ／ｍ２の残留電極を持つようなフッ素を含むポリマーが好ましい。上限値は、正確な応用によって決定されても良い。例えば、１Ｔ−１Ｃ（１トランジスタ、１キャパシタ）装置は、好ましくは、破壊読み出し中に、十分な電荷を発生させるために、できるだけ最高のＰｒを伴う材料を用いる。
【００３３】
Ｐｒを低すぎないようにするもう１つの重要な理由は、蓄積された状態（分極）の安定性が、少なくとも部分的にはＰｒに依存するであろうということである。この点において、保磁力もまた重要である。高すぎるＥｃは、高スイッチング電圧（一般的には、２×Ｅｃ×飽和分極に関する層の厚さ）という結果になる。しかしながら、キャパシタが、プラスティックキャパシタンスを持っている他の回路に接続される場合には、低すぎるＥｃは、有害な分極の場を明示するという結果になる可能性がある。
【００３４】
従って、他のポリマー又は分子が存在するにもかかわらず、フッ素を含む材料は、最も有益な特性を有すると思われる。フッ素化ポリマーは、好ましくは、主鎖ポリマーであっても良い。しかしながら、フッ素化ポリマーは、ブロック共重合体又は側鎖ポリマーであっても良い。フッ素化ポリマーは、例えば、（ＣＨ２−ＣＦ２）ｎ、（ＣＨＦ−ＣＦ２）ｎ（ＣＦ２−ＣＦ２）ｎ、又は、例えば、（ＣＨ２−ＣＦ２）ｎ−（ＣＨＦ−ＣＦ２）ｍ若しくは（ＣＨ２−ＣＦ２）ｎ−（ＣＦ２−ＣＦ２）ｍのような（ランダム）共重合体を形成するようなそれらの組み合わせであっても良い。
【００３５】
強電体層１４は、必要に応じて、コンタクトホール１５を第１の導電層に形成するためにパターニングされる。できれば、このことが強電体層１４に用いられる材料の種類に依存するとすれば、パターニングは、第１の導電層のパターニングの場合に説明されるような標準的なフォトリソグラフィーによって実行されるのが良い。
【００３６】
しかしながら、フッ素化ポリマーが強誘電体層１４に用いられる場合、フッ素化ポリマーは、フォトレジストを取り除くために一般に用いられる極性有機溶剤の中で溶解して、上部の全ての層からの完全な離昇という結果になるので、パターニングへの通常のフォトリソグラフィーの適用は困難である。この場合、強誘電体ポリマー層１４は、さらに、、例えば、アジド、例えば、ビスアジドであっても良いような感光性架橋剤をフッ素化ポリマースピンコーティング溶液に加えることによるフォトリソグラフィーによってパターニングされても良い。架橋剤を伴う強誘電体ポリマー層１４のスピンコーティングの後は、強誘電体層１４は、部分的に非溶解層をもたらすマスクを通して紫外線で照射される。強誘電体ポリマー層１４の非溶解性は、ポリマーの架橋結合によって完成する。照射されておらず、従って、上述のように図示されておらず、架橋結合しない強誘電体ポリマー層１４の一部は、続いて、層１４の強誘電体特性を増加させるためにアニールされても良いようなパターニングされた膜を残すような、例えば、アセトンを伴う洗浄によって取り除かれても良い。追加の処理の後は、架橋結合した強誘電体ポリマー層１４は溶解しないので、架橋結合は、強誘電体スイッチング性質を著しくは変えないのに対して、スタックのインテグリティを大きく改善する。露光中に、架橋結合材料が荷電粒子の中に分解しないという１つの条件を満たす限り、全ての架橋結合材料が用いられても良い。過酸化物又はビスアミンが架橋結合に用いられる例が知られている。これらは、しかしながら、荷電した副生物をもたらすことになり、スイッチングキャパシタのメモリ特性及びスイッチングトランジスタのメモリ特性の両方に有害である。強誘電体層１４のパターニング後の結果は、図４に図示される。強誘電体層１４は、やがて、装置が準備され、用いられる場合に、動作中トランジスタ２２の中のゲート誘電体並びにキャパシタ２３の第１の電極１２及び第２の電極１８の間のスイッチング層の両方として動作する。
【００３７】
強誘電体層１４をパターニングした後、第２の導電層は、パターニングされた強誘電体層１４の上部に堆積される。また、第２の導電層は、強誘電体層１４の中に形成されたコンタクトホール１５を充填するので、垂直相互接続１６を形成する。これは、図５に図示される。第２の導電層は、例えば、金属層、例えば、金、アルミニウム若しくはインジウムスズ酸化膜（ＩＴＯ）又は別の導電性ポリマー層、例えば、カンフル・スルホン酸（ＰＡＮＩ／ＣＳＡ）がドープされたポリアニリン若しくはポリ(４−スチレン・スルフォン酸)がドープされているポリ(３，４−エチレンジオキシチオフェン)（ＰＥＤＯＴ／ＰＳＳ）でも良いし、第１の導電層の厚さに比例する厚さであって、用いられる材料及び必要とされる抵抗値又は回路速度に依存する厚さを有しても良い。第２の導電層の厚さは、例えば、金の場合は５０ｎｍであっても良く、ＰＥＤＯＴ／ＰＳＳの場合は１００ｎｍであっても良い。第１及び第２の導電層が形成される材料は、低いオーム性の垂直相互接続１６を構成することができるようなものであるべきである。
【００３８】
第２の相互接続線１７、キャパシタ２３の第２の電極１８、ドレイン領域１９及びソース領域２０を形成するために、第２の導電層はパターニングされる。再び、これは、第１の導電層のパターニングに関して上記で説明されるように、標準的なフォトリソグラフィーによって行なわれても良い。このパターニングをしている間に用いられるフォトレジストは、どの適切なポリマー、例えば、ポリ（ビニル１ケイ皮酸エステル）又はノボラックベースポリマーでも良い。その上、パターニングは、溶解性の導電ポリマーの場合はインクジェットプリンティング若しくはシルクスクリーン印刷、金の場合はミクロコンタクト印刷、ＩＴＯの場合はミクロエンボシングのような当業者に知られている非リソグラフィック技術を用いて実行されても良い。半導体層２１は、次に、パターニングされた第２の導電層（図６）の上部に適用される。半導体層２１は、例えば、ペンタセン前駆物質であっても良く、ＣＨ２ＣＬ２からスピンさせられても良く、そして、後で、１８０℃で１０秒間変化させられても良い。他の半導体材料、例えば、有機物質、例えば、他のポリアセン、ポリフルオレン、ポリフェニレンビニレン、又は単極の混合物若しくは両極性混合物［Ｅ．Ｊ Ｍｅｉｊｅｒ ｅｔ ａｌ， Ｎａｔｕｒｅ Ｍａｔｅｒｉａｌｓ ２， ６７８， ２００３］が、半導体層２１を形成するために用いられても良い。代替的に、処理をするための最大プロセス温度が２００℃未満という条件で、無機半導体材料、例えば、ＩｎＰ、ＧａＡｓ、ＧａＮ、ＺｎＳ、ＣｄＳが用いられても良い。理想的には、半導体層２１及び第２の導電層の仕事関数は、抵抗接点が両者の間に形成されるように一致するべきである。半導体層２１は、例えば、数１０ｎｍの厚さを有しても良い。層が不連続になる可能性があるので、半導体層２１の厚さは、あまり薄くなくても良い。一方、装置がバックグラウンド漏電電流を示してしまうことから、厚さは、厚すぎなくても良い。半導体層２１は、パターニングを必要としていない。しかしながら、パターニングは、横漏損を減らすことによって特性を改善する可能性があり、好ましくは、実行される。半導体層２１は、トランジスタ２２の電気的スイッチング性質を決定するような、例えば、図７に図示されるような薄膜トランジスタ（ＴＦＴ）であっても良い。
【００３９】
図７には、トランジスタ２２、キャパシタ２３及びビアホール２４を含んでいる完全な強誘電体メモリ装置３０が図示される。本発明の上述の実施例において述べられる方法に従うこの強誘電体メモリ装置３０の製造に関しては、トランジスタ２２のゲート誘電体層及びキャパシタ２３の誘電体層は同一の強誘電体層１４から作られるので、３マスクステップ（又は強誘電体がパターニングされない場合は２ステップ）のみが必要とされる。これを介して、強誘電体メモリ装置３０の処理時間は従来技術に対して短くなり、処理コストは削減される。本発明の強誘電体メモリ装置３０は、不揮発性で、電気的にプログラム可能で、かつ、電圧型駆動である。
【００４０】
有機強誘電体の誘電体層を伴うキャパシタ２３の強誘電体特性は、キャパシタ２３の第１の電極１２及び第２の電極１８の両方を形成するために用いられる材料から十分に独立している。好ましくは、形成される装置のスイッチング特性に影響を与えないように、例えば、水素結合相互作用を介した強誘電体層５に対する選択的結合を示さない電極材料、例えばＰＥＤＯＴ／ＰＳＳ又は金が利用される。このことは、無機的対応物（ｉｏｒｇａｎｉｃ ｃｏｕｎｔｅｒｐａｒｔ）条件ではなく、しばしば、無機強誘電体材料を用いる構造体における深刻な問題をもたらす。電極材料の強誘電体特性の独立性は、本発明の方法の実施例によって作られるキャパシタ２３の中の低漏電電流を観測することに関連している。
【００４１】
本発明の実施例による強誘電体メモリセル３０は、上述のように、強誘電体１４は絶縁性誘電体としてトランジスタ２２の中に併合されるものとして構成されている。装置の中のメモリは、強誘電体キャパシタ２３の内部にある。これは、双安定強誘電性分極によって残留電荷が蓄積される不揮発部分である。プログラミング及び読み出しは、好ましくは、スイッチングすることなくトランジスタを用いて実行されるであろう。この実施例では、このトランジスタは、双安定である必要はない。セルの内部では、ＳＤ電圧は、強誘電体セル２３上のスイッチング電圧を発生させるために用いられなければならない。ゲート電圧は、単に、チャネルのオンとオフを切り替えるだけである。従って、読み出しは、この装置において、破壊的である。スイッチング速度は、先に、トランジスタのチャネルコンダクタンス及び強誘電体キャパシタのキャパシタンスによって決定されるＲＣ時間定数によって決定される近似値である。
【００４２】
さらに、トランジスタ２２のゲートキャパシタンスは、ストレージキャパシタ２３の内部に、反電界（ｄｅｐｏｌａｒｉｚａｔｉｏｎ ｆｉｅｌｄ）を引き起こす。この反電界を、ストレージキャパシタ２３のスイッチングが行われる抗電界より低く保つために、強誘電体キャパシタ２３の形状は、ＶＤＦ強誘電体ポリマーの場合は、トランジスタ２２の形状に比べて約１／５に小さくなるべきであり、例えば、ストレージキャパシタ２３のキャパシタンスは、トランジスタ２２のゲートキャパシタンスに比べて１／２０に小さくなるべきである。この割合は、誘電定数、残留分極及び抗電界に依存し、面積比に制限を加える。
【００４３】
図６及び７によれば、キャパシタ２３は、トランジスタ２２のドレイン１９領域と直列に結合することがわかる。別の実施例では、図には示されていないが、キャパシタは、トランジスタのゲートと接続されても良い。この構成は、強誘電体トランジスタに似ている。キャパシタがソースドレインチャネルと直列である１Ｔ−１Ｃセルでは、読み出しは、スイッチングしている間に実行されなければならない。次に、ブール値（Ｂｏｏｌｅａｎ）０又は１は、キャパシタ内部の２つの分極状態によって決定される電荷の差から推定されなければならない。すなわち、最大で、残留分極及び結合電荷の２倍がメモリ状態の検出のために利用可能である。しかしながら、このキャパシタ電荷がトランジスタのチャネルコンダクタンスを調節するために用いられる場合、キャパシタがゲート電極と直列である装置の場合のように、ソースドレイン電流に掛けられる時間は、読み出され得る状態の精度を決定する。この状態は、より多くの感度、例えば、読み出し時間によって予め選択され得る感度を設ける。その上、キャパシタ２３がゲート電極１３と直列である場合、メモリ状態の読み出しは、強誘電体キャパシタ状態を変えることなく、ソース−ドレイン電流のレベルを用いることによって行われる。従って、非破壊的である。その場合、プロセスは、３マスクステップのみを用いることによって実行され得る。
【００４４】
本発明の上述の実施例の具体例では、強誘電体メモリ装置３０の製造が詳説され、第１及び第２の導電層はＰＥＤＯＴ／ＰＳＳ層であって、強誘電体１４は、ＶＤＦ／ＴｒＥＦ層のような強誘電体ポリマー層である。
【００４５】
この例のメモリ素子の製造のプロセスステップは、以下のとおりであっても良い。第１の導電性ＰＥＤＯＴ／ＰＳＳ層は、以下の方法によって、基板１０上へ堆積される。水中のＰＥＤＯＴ／ＰＳＳ塩の構成は、Ｂａｙｔｒｏｎ Ｐ（ＴＭ）としてバイエル社から商業的に利用可能となっている。この構成におけるＰＥＤＯＴの濃度は、重量の０．５％であって、ＰＳＳの濃度は、重量の０．８％である。構成に対しては、見かけ上、重量の約０．２５％のコロイド溶液が加えられている。このコロイド溶液は、触媒、すなわち、適切な可視光を伴う露出の後に架橋結合を開始する開始剤であって、例えば、４，４ジアジドジベンザルアセトン−２，２’−ジスルホン酸ジナトリウム塩及びドデシルベンゼンスルホン酸ナトリウム塩の重量の０．００５％であっても良く、湿気のある性質を増大させる石鹸、界面張力減力剤又は湿潤剤の一種である開始剤を含んでも良い。好ましくは、５μ以下の直径を伴う微細孔を有するフィルタを通したろ過の後、構成は、任意に平坦化される基板１０上へスピンコーティングされる。上述のように得られた層は、例えば、３０℃で５分間乾燥させられる。乾いた層は、次に、例えば、水銀ランプを用いて、マスクを通して、例えば、３６５ｎｍの波長Ｘの紫外線を伴う放射線で露光される。その後、層は、水を噴霧することによって洗浄される。この洗浄ステップでは、層の非照射領域は溶解する。２００℃で乾燥させた後では、ＰＥＤＯＴ／ＰＳＳ層の残っている領域の平均的な層の厚さは、８０ｎｍである。これらの領域は、１Ｓ／ｃｍの電気的導電性を有する。それぞれの連続的な非溶解領域は、例えば、第１の相互接続線、キャパシタの第１のキャパシタ電極又はトランジスタのゲート電極のような導電性領域として機能する。
【００４６】
次に、例えば、ｎ＝ｍ（しかしながら、他のｍ／ｎ比が用いられても良い）のランダム共重合体（ＣＨ２−ＣＦ２）ｎ−ＣＨＦ−ＣＦ２）ｍの膜は、フィルタリングされた（０．２μｍの使い捨て）５重量パーセントの（ＣＨ２−ＣＦ２）ｎ−ＣＨＦ−ＣＦ２）ｍの溶液を用いて、２０００ｒｐｍで１０秒間回転した後、２５０ｒｐｍで２５秒程度回転しているＰＥＤＯＴ／ＰＳＳ層の上へスピンコーティングされる。このことは、約４００ｎｍの厚さを伴う高い疎水性耐水表面を有する層をもたらす。
【００４７】
第２のＰＥＤＯＴ／ＰＳＳ層をＶＤＦ／ＴｒＦＥ層上へ堆積させるためには、第１のＰＥＤＯＴ／ＰＳＳ層の堆積に関しては、同一の方法が利用される。しかしながら、第２のＰＥＤＯＴ／ＰＳＳ層のスピンコーティングは深刻な濡れ不良をもたらすため、スピンコーティング溶液の改良が必要である。このことは、溶媒、例えば、ｎ−バンタルを減らす表面張力の追加によってスピンコーティング溶液の濡れ性を改良すること、又は、石鹸状の試薬を加えることによって克服される可能性がある。従って、本発明のこの具体的な実施例では、第２のＰＥＤＯＴ／ＰＳＳ層は、４％のｎ−ブタノールがスピンコーティング溶液に加えられるという事実を除いて、第１のＰＥＤＯＴ／ＰＳＳ層の場合と同じ方法でＶＤＦ／ＴｒＦＥ層の上部に堆積される。第２のＰＥＤＯＴ／ＰＳＳ層に対する標準的なパターニング手順の適用後、層の導電性は、５％のジエチレングリコールを水中で上にスピンコーティングすること、及び、例えば、１１０℃で４５分間熱することによって上昇する。次に、真空中における１４０℃で２時間のアニーリングは、ＶＤＦ層の結晶化度を増加させるために行われる。１ｍｍ２キャパシタの正方形ヒステリシスループは、図８に示されるアニーリング前後に１Ｈｚで記録したものである。ＶＤＦ／ＴｒＦＥ層の厚さを減らすことは、スイッチング電圧ＶＣを減らすことになるということがわかっている。例えば、２５０ｎｍの層は、約２５Ｖのスイッチング電圧を導くが、一方、１５０ｎｍの層は、約１５Ｖのスイッチング電圧を導く。全ての場合において、同一の残留分極（Ｐｒ）が得られる。
【００４８】
最後のステップでは、トランジスタを完成させるために、当業者に知られている従来の堆積技術によって半導体層が追加される。キャパシタ上のヒステリシスループは、再び、アニーリングの前後で測定された。大きな違いは無いことがわかった。
【００４９】
材料だけでなく、本発明による装置に関して、好ましい実施例、具体的な構成及び具体的な形状がここで述べられてきたが、本発明の範囲及び精神から逸脱しない限り、形式上又は細部にわたって様々な変化又は最適化が作られても良い。例えば、第１及び第２の導電層の多くの異なる組み合わせは、強誘電体を伴う組み合わせに用いられても良い。
【００５０】
本発明は、トランジスタ２２及びキャパシタを含んでいる不揮発性強誘電体メモリ装置３０に関し、特に、不揮発性で、電気的に消去可能、かつプログラム可能な強誘電体メモリ素子並びにそのような不揮発性強誘電体メモリ装置を製造する方法に関する。トランジスタ２２のゲート誘電体層及びキャパシタ２３の誘電体層は、同一の有機又は無機強誘電体層から作られるので、本発明による方法は、限られた数のマスクステップを含む。
【図面の簡単な説明】
【００５１】
【図１】印加される電界Ｅに対する強誘電体キャパシタ上の表面電荷密度Ｄを示す。
【図２】従来技術による強誘電体誘電体層を伴うトランジスタ及びキャパシタを含むメモリセルの断面を示す。
【図３】本発明の実施例による１Ｔ／１Ｃメモリセルの製造における連続するステージの断面図を示す。
【図４】本発明の実施例による１Ｔ／１Ｃメモリセルの製造における連続するステージの断面図を示す。
【図５】本発明の実施例による１Ｔ／１Ｃメモリセルの製造における連続するステージの断面図を示す。
【図６】本発明の実施例による１Ｔ／１Ｃメモリセルの製造における連続するステージの断面図を示す。
【図７】本発明の実施例による１Ｔ／１Ｃメモリセルの製造における連続するステージの断面図を示す。
【図８】アニーリングする前（白丸）及び後（黒丸）のＰＥＤＯＴ／ＰＳＳ−ＶＤＦ／ＴｒＦＥ−ＰＥＤＯＴ／ＰＳＳスタックの強誘電体ヒステリシスループを示す。
【発明の詳細な説明】
【０００１】
本発明は、不揮発性強誘電体メモリ装置に関し、特に、不揮発性で、電気的に消去可能、かつプログラム可能なポリマー集積回路の強誘電体メモリ素子並びにそのような不揮発性強誘電体メモリ装置の製造方法及び動作させる方法に関する。
【０００２】
メモリ技術は、概して、２つのカテゴリ（揮発性と不揮発性）に分類され得る。ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）及びＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような揮発性メモリは、電力が取り除かれた場合にそれらの内容を失うが、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）技術に基づく不揮発性メモリは失わない。ＤＲＡＭ、ＳＲＡＭ及び他の半導体メモリは、コンピュータ及び他の装置における情報処理及び高速ストレージのために、広く用いられる。近年、ＥＥＰＲＯＭ及びフラッシュメモリは、フローティングゲート電極中の電荷としてデータを蓄積する不揮発性メモリとして紹介されてきた。不揮発性メモリ（ＮＶＭ）は、様々な商用及び軍用の電子装置及び電子機器、例えば、携帯電話、ラジオ及びデジタルカメラに用いられる。これらの電子装置の市場は、低電圧、低消費電力及び減少されたチップサイズを伴う装置を要求し続ける。しかしながら、ＥＥＰＲＯＭは及びフラッシュメモリは、データを書き込むために長時間を要し、データを書き換えられる回数に制限がある。
【０００３】
上記メモリのタイプの欠点を避ける手段として、誘電膜の誘電分極によってデータを蓄積する強誘電体メモリ（ＦＲＡＭ）が提案された。強誘電体メモリセルは、強誘電体キャパシタ及びトランジスタを含む。その構成は、ＤＲＡＭのストレージセルと似ている。違いは、キャパシタ電極間の材料、ＦＲＡＭの場合には、強誘電材料の誘電特性にある。材料は、永久電気双極子モーメントを特徴とする場合には、強誘電体であるといわれており、すなわち、外部電界の印加さえもない。この場合には、格子構造体のユニットセル内には、１つより多い安定誘電分極状態がある。このことによって、材料の誘電率は、印加される電界（Ｅ）の非線形関数になる。図１に概略的に示されるように、キャパシタ上に印加される電界Ｅに対する表面電荷密度Ｄのプロットは、特徴的なヒステリシスループを作り出す。正飽和電極及び負飽和分極は（Ｐｓ）は、メモリセルの二値論理状態、例えば、「１」及び「０」に対応する一方、残留分極（Ｐｒ）は、電源電圧、すなわち、上述の電界Ｅが切られる場合にセルが属する状態に対応する。従って、残留分極は、メモリセルの不揮発性を与える。ＦＲＡＭの電界Ｅを印加することは強誘電体キャパシタの誘電分極を制御するので、ホットエレクトロンを注入すること又はトンネル効果を用いることによる書き込みと比較して、ＥＥＰＲＯＭ装置及びフラッシュメモリ装置上で行われたとして、書込速度が１，０００倍又はそれ以上速くなる。また、フラッシュメモリ装置のＥＥＰＲＯＭをプログラミングする電力量のたった１／１０００〜１／１０００００の電力しか必要とされない。その上、トンネル酸化膜を用いる必要性を取り除くことは、ＦＲＡＭの寿命を延ばし、フラッシュメモリ又はＥＥＰＲＯＭ装置の書き込みサイクルよりも１００，０００倍も多い書き込みサイクルを可能にする。
【０００４】
メモリセルキャパシタ上の強誘電体膜は、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ−Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）若しくはＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）のような無機材料、又は硫酸トリグリシン（ＴＧＳ）若しくは極性群を伴う有機ポリマー、例えば、ポリフッ化ビニリデン（Ｐ（ＶＤＦ））、奇数鎖ナイロン若しくはポリシアン化ビニリデン（ＰＶＣＮ）のような有機分子材料で作られても良い。これらの極性層の最適化は、例えば、三フッ化エチレン（ＴｒＦＥ）又は四フッ化エチレン（ＴｅＦＥ）を伴うＰ（ＶＤＦ）の（ランダム）共重合体を用いることによって行われても良い。一般的には、非対称空間群に属する結晶構造体を伴う結晶相を有するどの材料も、必要とされるスイッチング・フィールド（保持に関連している）よりも電気的破壊電界が高い限りは、用いられ得る。しかしながら、例えば、一例としてディスプレイのために用いられる強誘電体液晶高分子の場合には、残留分極Ｐｒは、巨大分子からの双極子モーメントに依存するので、一般的には、低い（５〜１０ｍＣ／ｍ２）。これは、メモリへの応用には低過ぎるかもしれない。さらに、動作条件は、例えば、液晶特性の相転位のような液晶特性のために、非常に温度に敏感であろう。メモリへの応用のためには、約―２０℃〜１５０℃の範囲の温度での安定特性を有することが好ましい。従って、ポリマー集積回路において用いられる不揮発性メモリセルの場合には、例えば、上記材料のような有機強誘電体材料は高い残留分極を示すので、好ましくは、強誘電体層として利用される。
【０００５】
ＷＯ９８／１４９８９号では、メモリセル１は、ストレージキャパシタ３（図２参照）に接続されるトランジスタ２を含むことが説明されている。ストレージキャパシタ３は、特定の強誘電特性を有するポリマーストレージ誘電体４を含む。ポリマーストレージ誘電体４は、例えば、ナイロン１１、ナイロン９、ナイロン７、ナイロン５又はＰ（ＶＤＦ）のようなフッ素原子を伴うポリビニリデン若しくは三フッ化エチレン（ＴｒＦＥ）を伴うポリビニリデンの共重合体である。キャパシタ３の第１の電極５は、トランジスタ２の第１のコネクション６と導電的に接続される。ポリマーストレージ誘電体４は、第１の電極５の上部に置かれていて、第２の電極７で覆われる。ポリマーストレージ誘電体４と同様に、第１の電極５と第２の電極７の両方とも、異なるステップにおいて、トランジスタ２の上へ堆積され、これらの異なるステップによって、トランジスタ２構造体のメタライゼーションは、主に、各キャパシタ３の形成に至る。
【０００６】
ＷＯ９８／１４９８９号における装置の欠点は、トランジスタ２及びポリマーストレージ誘電体４のような強誘電材料を伴うストレージキャパシタ３を含む装置を形成するために、多くのマスクステップが必要とされ、その結果として、製造時間が増加する。このことは、上記強誘電体メモリ装置の製造をよりコストがかかるものにする。
【０００７】
本発明の目的は、強誘電体の不揮発性で、電気的に再プログラム可能なメモリ装置を安くかつ速く製造するための製造方法、上記方法に従って作られるメモリ装置を提供することである。
【０００８】
上記目的は、本発明の方法及び装置によって達成される。
【０００９】
本発明は、不揮発性記憶用に適用可能な装置、又はラッチアップ回路を提供する。本発明に係る装置は、
制御電極及び前記制御電極を残りの選択装置から絶縁する第１の誘電体層を有する選択装置と、
第２の誘電体層を含むストレージ装置を含み、
前記選択装置の前記第１の誘電体層及び前記ストレージ装置の前記第２の誘電体層は、同一強誘電体層の個別の部分である。
【００１０】
一実施例では、装置は、ゲート電極、ゲート誘電体並びにドレイン及びソースを含むトランジスタであっても良く、ストレージ装置は、第１の電極、誘電体層及び第２の電極を含むキャパシタであっても良く、トランジスタのゲート誘電体及びキャパシタの誘電体層は、同一強誘電体層の個別の部分であっても良い。トランジスタは、例えば、薄膜トランジスタであっても良い。
【００１１】
本発明の実施例では、強誘電体層は、例えば、無機強誘電体層であっても良い。別の実施例では、強誘電体層は、例えば、強誘電性オリゴマー又は強誘電性ポリマー層のような有機強誘電体層であっても良く、例えば、（ＣＨ２−ＣＦ２）ｎ−（ＣＨＦ−ＣＦ２）ｍ又は（ＣＨ２−ＣＦ２）ｎ−（ＣＦ−ＣＦ２）ｍと似たような（ランダム）共重合体を形成するように、（ＣＨ２−ＣＦ２）ｎ、（ＣＨＦ−ＣＦ２）ｎ（ＣＦ２−ＣＦ２）ｎ又はそれらの組み合わせから選択されても良い。その上、強誘電体層は、有機物、例えば、充てん材の内部に分散する無機物を含んでも良く、又はその逆も同様に良い。
【００１２】
本発明に係る装置では、トランジスタのゲート電極及びキャパシタの第1の電極は、第1の導電層、例えば、導電性ポリマー層の個々の部分でも良い。
【００１３】
別の実施例では、トランジスタのドレイン及びソース並びにキャパシタの第2の電極は、第2の導電層、例えば、第2の導電性ポリマー層の個々の部分であっても良い。
【００１４】
キャパシタの第１及び第2の電極の１つは、トランジスタのゲート、ソース又はドレインのいずれかと電気的に接続されても良い。
【００１５】
本発明の実施例では、ゲート電極、トランジスタのドレイン及びソース並びにキャパシタの第1の電極及び第2の電極は、同じ材料から形成されても良く、例えば、ＰＥＤＯＴ／ＰＳＳであっても良いが、その他の適切な導電材料であればどれでも良い。
【００１６】
本発明の装置は、その上、半導体層、例えば、有機半導体又は無機半導体を含んでも良い。好ましい実施例では、半導体層は、有機半導体層であっても良い。有機半導体を用いることの利点は、半導体層と強誘電体層の間のインタフェースが非常に良い特性を示すことである。具体的な実施例では、半導体層は、ペンタセン半導体層を含んでも良い。
【００１７】
本発明は、その上、不揮発性記憶用に適用可能な装置又は制御電極、第1の強誘電体層及び第1及び第2の主電極を含んでいる選択装置並びに第1の電極、第2の強誘電体層及び第2の電極を含むストレージ装置を含むラッチアップ回路を加工する方法を提供する。本発明の方法は、
第1の導電層を基板上へ設け、パターニングすることによって、ストレージ装置の第１の電極及び選択装置の制御電極を形成し、
パターニングされた第1の導電層上に強誘電体層を設け、パターニングすることによって、選択装置の第1の強誘電体層及びストレージ装置の第2の強誘電体層を形成し、
パターニングされた強誘電体層上に第2の導電層を設け、パターニングすることによって、キャパシタの第２の電極並びに選択装置の第1及び第2の主電極を形成することを含む。
【００１８】
本発明の方法は、さらに、パターニングされた第2の導電層上へ半導体層を設けることを含んでも良い。半導体層は、例えば、無機半導体又は有機半導体であっても良い。好ましい実施例では、半導体層は、例えば、ペンタセン半導体層のような有機半導体層であっても良い。
【００１９】
一実施例では、第１の導電層及び／又は第2の導電層をパターニングすることは、標準的なフォトリソグラフィーによって行なわれても良い。
【００２０】
強誘電体層を設けることは無機強誘電体層又は有機強誘電体層を設けることを含んでも良い。一実施例では、強誘電体層を設けることは、（ＣＨ２−ＣＦ２）ｎ−（ＣＨＦ−ＣＦ２）ｍ又は（ＣＨ２−ＣＦ２）ｎ−（ＣＦ−ＣＦ２）ｍと似たような（ランダム）共重合体を形成するように、（ＣＨ２−ＣＦ２）ｎ、（ＣＨＦ−ＣＦ２）ｎ（ＣＦ２−ＣＦ２）ｎ又はそれらの組み合わせから選択された強誘電性ポリマー層を設けることであっても良い。強誘電体層をパターニングすることは、例えば、強誘電体層を架橋結合することによって行なわれても良い。
【００２１】
本発明の実施例では、第１及び／又は導電層を設けることは、金属層又は導電性ポリマー層を設けることであればどれでも良い。具体的な実施例では、第１及び／又は導電層を設けることは、ＰＥＤＯＴ／ＰＳＳ層を設けることであっても良い。
【００２２】
本発明において説明される方法の利点は、数マスクステップのみが必要とされるので、処理時間が削減され、その結果、処理コストが削減されることである。
【００２３】
これら及びその他の本発明の特性、特徴及び利点は、一例として、本発明の原理部分のみを説明する添付の図面と併せることにより、後述の詳細な説明から明らかになるであろう。この説明は、本発明の範囲を限定することなく、例示のためにのみ与えられている。以下に引用された参照数字は添付の図面を参照する。
【００２４】
本発明は、特定の実施例に関して説明され、いくつかの図面を参照して説明されるが、本発明は、特許請求の範囲の内容にのみ限定されるものではない。説明される図面は、概略図のみであって、限定するものではない。図面においては、いくつかの要素の大きさは、誇張されても良く、説明のため、スケール通りに描かれていなくても良い。「含む」という語は、本発明の明細書及び特許請求の範囲において用いられる場合には、他の要素及びステップを除外するものではない。単数名詞に関するときに不定冠詞又は定冠詞、例えば、「ａ」又は「ａｎ」、「ｔｈｅ」が用いられる場合には、このことは、他に明確に述べられない限り、複数名詞を含む。
【００２５】
その上、明細書及び特許請求の範囲において、第１、第２、第３及びそれらと同等の語は、同様の要素同士を区別することを目的に用いられるのであって、必ずしも、起こる順番又は年代順を説明することを目的に用いられるわけではない。そのように用いられる語は、適切な条件下で置き換え可能であって、以下に説明される本発明の実施例は、以下に説明される又は図示される以外の順番で実施可能であることを理解すべきである。
【００２６】
加えて、明細書及び特許請求の範囲において、上部（ｔｏｐ）、底部（ｂｏｔｔｏｍ）、上（ｏｖｅｒ）、下（ｕｎｄｅｒ）及びそれらと同等の語は、説明目的で用いられるのであって、必ずしも、相対的な位置を説明することを目的に用いられるわけではない。そのように用いられる語は、適切な環境下で置き換え可能であって、以下に説明される本発明の実施例は、以下に説明される又は図示される以外の幾何学的配置で実施可能であることを理解すべきである。
【００２７】
図３〜７においては、１つのスイッチング素子、例えば、トランジスタ２２及び１つのストレージ素子、例えば、キャパシタ２３を含む１Ｔ／１Ｃメモリ装置３０の製造の異なるステップが、本発明の実施例に従って図示される。
【００２８】
１Ｔ／１Ｃメモリ装置３０の処理における第１のステップは図３に図示される。基板１０が準備される。本発明の実施例では、「基板」という語は、いかなる以下の材料又は用いられる可能性のある材料を含んでも良く、基板上に、装置、回路又はエピタキシャル層が形成されても良い。他の代替的な実施例では、この「基板」は、ドープされたシリコン基板、ガリウム・ヒ素（ＧａＡｓ）基板、ガリウム・ヒ素・リン（ＧａＡｓＰ）基板、インジウム・リン（ＩｎＰ）基板、ゲルマニウム（Ｇｅ）基板又はシリコンゲルマニウム（ＳｉＧｅ）基板のような半導体基板を含んでも良い。「基板」は、半導体基板部分に加えて、ＳｉＯ２層又はＳｉ３Ｎ４層のような絶縁層を含んでも良い。従って、「基板」という語は、ガラス上のシリコン（ｓｉｌｉｃｏｎ−ｏｎ−ｇｌａｓｓ）基板及びサファイア上のシリコン（ｓｉｌｉｃｏｎ−ｏｎ−ｓａｐｐｈｉｒｅ）基板もまた含む。「基板」という語は、上述のように、関心のある層又は関心のある部分の下にある要素を一般的に明確にするために用いられる。また、「基板」という語は、上に層が形成されるような他のどのベースであっても良く、例えば、ガラス層又は金属層であっても良い。
【００２９】
処理は、基板１０の任意の平坦化から始まっても良い。このことは、例えば、フォトレジストの平坦化層を基板１０上に堆積させることによって行われても良く、例えば、エポキシベースポリマー又はノボラックベースポリマーであっても良い。
【００３０】
基板１０の平坦化の後は、第１の導電層は、基板１０上へ堆積される。この第１の導電層は、例えば、金、アルミニウムのような金属層であっても良く、又は、インジウムスズ酸化膜（ＩＴＯ）層のような無機導電層であっても良い。代替的に、第１の導電層は、導電性ポリマー層、例えば、カンフル・スルホン酸がドープされているポリアニリン（ＰＡＮＩ／ＣＳＡ）又はポリ(４−スチレン・スルフォン酸)がドープされたポリ(３，４−エチレンジオキシチオフェン)（ＰＥＤＯＴ／ＰＳＳ）であっても良い。第１の導電層の厚さは、用いられる材料及び必要とされる抵抗に依存する。導電層は、第１の導電層が例えばＰＥＤＯＴ／ＰＳＳ層の場合は、例えば、１００ｎｍの厚さを有しても良く、導電層が金層の場合は、５０ｎｍであっても良い。第１の導電層は、どの適切な堆積技術によって基板１０上へ堆積されても良く、例えば、スパッタ堆積のような技術、又は、導電性ポリマー層の場合は、例えば、スピンコーティングのような技術によって基板１０上へ堆積されても良い。
【００３１】
第１の相互接続線１１、形成されるべきキャパシタ２３の第１の電極１２及び形成されるべきトランジスタ２２のゲート電極１３を形成するために、後続の第１の導電層の構造化又はパターニングは、例えば、標準的なフォトリソグラフィーによって実行される。フォトリソグラフィープロセスは、以下の後続のステップを含む。はじめに、フォトレジスト層は、基板１０上の第１の導電層の上部に、例えば、スピンコーティングによって塗布される。フォトレジスト層は、例えば、数μｍの厚さを有しても良く、どの適切なポリマーで作られても良く、例えば、ポリ（ビニルケイ皮酸エステル）又はノボラックベースポリマーのようなポリマーで作られても良い。その後、マスクは、基板１０上へパターンを整列させるために適用される。フォトレジスト層は、次に、例えば、紫外線によって、マスクを通して照射される。照射の後は、フォトレジスト層が成長し、それによって、用いられたフォトレジストのタイプによってフォトレジストの照射された部分（ポジティブレジスト）又はフォトレジストの照射されない部分（ネガティブレジスト）のどちらかが取り除かれる。第１の導電層のパターニングは、次に、成長したフォトレジスト層をマスクとして用いることによって実行され、その後、フォトレジスト層の残りの部分は、典型的には、有機溶媒を用いることによって取り除かれる。結果は、図３に示される。
【００３２】
図４に図示された後続の製造ステップでは、強誘電体有機層又は強誘電体無機層であっても良く、例えば、５００ｎｍ以下の厚さを有しても良いような強誘電体層１４が、基板１０上へ堆積される。強誘電体層１４は、例えば、２０００ｎｍ以下の厚さを有しても良い。有機層の場合は、強誘電体層の厚さは、好ましくは、３０〜５００ｎｍの間である。強誘電体層１４は、例えば、強誘電体ポリマー層、例えば、２−ブタノンからスピンコーティングされる可能性のある三フッ化エチレン（ＴｒＦＥ）又はクロロ三フッ化エチレンを伴うフッ化ビニリデン（ＶＤＦ）のランダム共重合体に基づく強誘電体ポリマー層であっても良い。他の強誘電体ポリマー、例えば、奇数鎖ナイロン、シアノポリマー・ポリアクリルニトリル、ポリ（シアン化ビニリデン）、並びに、側鎖にあるシアノ基、ポリ尿素、ポリチオ尿素及びポリウレタンを伴うポリマーが用いられても良い。全てのポリマーは、別のポリマーマトリクスの内部に、純粋な形で又は希釈された状態で用いられても良い。強誘電体材料は、「Ｐｒｉｎｃｉｐｌｅｓ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ ｏｆ Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ ａｎｄ ｒｅｌａｔｅｄ ｍａｔｅｒｉａｌｓ」（Ｍ．Ｅ．Ｌｉｎｅｓ ａｎｄ Ａ．Ｍ．Ｇｌａｓｓ， Ｏｘｆｏｒｄ Ｐｒｅｓｓ，２００１）及び「Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｐｏｌｙｍｅｒｓ， ｃｈｅｍｉｓｔｒｙ， ｐｈｙｓｉｃｓ ａｎｄ ａｐｐｌｉｃａｔｉｏｎｓ」(ｅｄｉｔｅｄ ｂｙ Ｈａｒｉ Ｓｉｎｇｈ Ｎａｌｗａ， Ｍａｒｃｅｌ Ｄｅｋｋｅｒ， Ｉｎｃ １９９５)において論じられている。一般的な強誘電体材料のリストであるランドルト・ベルンシュタインシリーズ（Ｓｐｒｉｎｇｅｒ−Ｖｅｒｌａｇ Ｈｅｉｄｅｌｂｅｒｇ Ｇｒｏｕｐ III；Ｃｏｎｄｅｎｓｅｄ Ｍａｔｔｅｒ； Ｖｏｌｕｍｅ １６： Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ ａｎｄ ｒｅｌａｔｅｄ ｓｕｂｓｔａｎｃｅｓ（１９８２）及びＶｏｌｕｍｅ ３６： Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ ａｎｄ ｒｅｌａｔｅｄ ｓｕｂｓｔａｎｃｅｓ（２００２））参照。しかしながら、メモリへの応用に関しては、強誘電体ポリマーの残留分極Ｐｒは、できるだけ高いことが重要である。従って、高密度な大きな双極子群を有する材料が好ましく、例えば、１０ｍＣ／ｍ２より高い、例えば、〜１００ｍＣ／ｍ２の残留電極を持つようなフッ素を含むポリマーが好ましい。上限値は、正確な応用によって決定されても良い。例えば、１Ｔ−１Ｃ（１トランジスタ、１キャパシタ）装置は、好ましくは、破壊読み出し中に、十分な電荷を発生させるために、できるだけ最高のＰｒを伴う材料を用いる。
【００３３】
Ｐｒを低すぎないようにするもう１つの重要な理由は、蓄積された状態（分極）の安定性が、少なくとも部分的にはＰｒに依存するであろうということである。この点において、保磁力もまた重要である。高すぎるＥｃは、高スイッチング電圧（一般的には、２×Ｅｃ×飽和分極に関する層の厚さ）という結果になる。しかしながら、キャパシタが、プラスティックキャパシタンスを持っている他の回路に接続される場合には、低すぎるＥｃは、有害な分極の場を明示するという結果になる可能性がある。
【００３４】
従って、他のポリマー又は分子が存在するにもかかわらず、フッ素を含む材料は、最も有益な特性を有すると思われる。フッ素化ポリマーは、好ましくは、主鎖ポリマーであっても良い。しかしながら、フッ素化ポリマーは、ブロック共重合体又は側鎖ポリマーであっても良い。フッ素化ポリマーは、例えば、（ＣＨ２−ＣＦ２）ｎ、（ＣＨＦ−ＣＦ２）ｎ（ＣＦ２−ＣＦ２）ｎ、又は、例えば、（ＣＨ２−ＣＦ２）ｎ−（ＣＨＦ−ＣＦ２）ｍ若しくは（ＣＨ２−ＣＦ２）ｎ−（ＣＦ２−ＣＦ２）ｍのような（ランダム）共重合体を形成するようなそれらの組み合わせであっても良い。
【００３５】
強電体層１４は、必要に応じて、コンタクトホール１５を第１の導電層に形成するためにパターニングされる。できれば、このことが強電体層１４に用いられる材料の種類に依存するとすれば、パターニングは、第１の導電層のパターニングの場合に説明されるような標準的なフォトリソグラフィーによって実行されるのが良い。
【００３６】
しかしながら、フッ素化ポリマーが強誘電体層１４に用いられる場合、フッ素化ポリマーは、フォトレジストを取り除くために一般に用いられる極性有機溶剤の中で溶解して、上部の全ての層からの完全な離昇という結果になるので、パターニングへの通常のフォトリソグラフィーの適用は困難である。この場合、強誘電体ポリマー層１４は、さらに、、例えば、アジド、例えば、ビスアジドであっても良いような感光性架橋剤をフッ素化ポリマースピンコーティング溶液に加えることによるフォトリソグラフィーによってパターニングされても良い。架橋剤を伴う強誘電体ポリマー層１４のスピンコーティングの後は、強誘電体層１４は、部分的に非溶解層をもたらすマスクを通して紫外線で照射される。強誘電体ポリマー層１４の非溶解性は、ポリマーの架橋結合によって完成する。照射されておらず、従って、上述のように図示されておらず、架橋結合しない強誘電体ポリマー層１４の一部は、続いて、層１４の強誘電体特性を増加させるためにアニールされても良いようなパターニングされた膜を残すような、例えば、アセトンを伴う洗浄によって取り除かれても良い。追加の処理の後は、架橋結合した強誘電体ポリマー層１４は溶解しないので、架橋結合は、強誘電体スイッチング性質を著しくは変えないのに対して、スタックのインテグリティを大きく改善する。露光中に、架橋結合材料が荷電粒子の中に分解しないという１つの条件を満たす限り、全ての架橋結合材料が用いられても良い。過酸化物又はビスアミンが架橋結合に用いられる例が知られている。これらは、しかしながら、荷電した副生物をもたらすことになり、スイッチングキャパシタのメモリ特性及びスイッチングトランジスタのメモリ特性の両方に有害である。強誘電体層１４のパターニング後の結果は、図４に図示される。強誘電体層１４は、やがて、装置が準備され、用いられる場合に、動作中トランジスタ２２の中のゲート誘電体並びにキャパシタ２３の第１の電極１２及び第２の電極１８の間のスイッチング層の両方として動作する。
【００３７】
強誘電体層１４をパターニングした後、第２の導電層は、パターニングされた強誘電体層１４の上部に堆積される。また、第２の導電層は、強誘電体層１４の中に形成されたコンタクトホール１５を充填するので、垂直相互接続１６を形成する。これは、図５に図示される。第２の導電層は、例えば、金属層、例えば、金、アルミニウム若しくはインジウムスズ酸化膜（ＩＴＯ）又は別の導電性ポリマー層、例えば、カンフル・スルホン酸（ＰＡＮＩ／ＣＳＡ）がドープされたポリアニリン若しくはポリ(４−スチレン・スルフォン酸)がドープされているポリ(３，４−エチレンジオキシチオフェン)（ＰＥＤＯＴ／ＰＳＳ）でも良いし、第１の導電層の厚さに比例する厚さであって、用いられる材料及び必要とされる抵抗値又は回路速度に依存する厚さを有しても良い。第２の導電層の厚さは、例えば、金の場合は５０ｎｍであっても良く、ＰＥＤＯＴ／ＰＳＳの場合は１００ｎｍであっても良い。第１及び第２の導電層が形成される材料は、低いオーム性の垂直相互接続１６を構成することができるようなものであるべきである。
【００３８】
第２の相互接続線１７、キャパシタ２３の第２の電極１８、ドレイン領域１９及びソース領域２０を形成するために、第２の導電層はパターニングされる。再び、これは、第１の導電層のパターニングに関して上記で説明されるように、標準的なフォトリソグラフィーによって行なわれても良い。このパターニングをしている間に用いられるフォトレジストは、どの適切なポリマー、例えば、ポリ（ビニル１ケイ皮酸エステル）又はノボラックベースポリマーでも良い。その上、パターニングは、溶解性の導電ポリマーの場合はインクジェットプリンティング若しくはシルクスクリーン印刷、金の場合はミクロコンタクト印刷、ＩＴＯの場合はミクロエンボシングのような当業者に知られている非リソグラフィック技術を用いて実行されても良い。半導体層２１は、次に、パターニングされた第２の導電層（図６）の上部に適用される。半導体層２１は、例えば、ペンタセン前駆物質であっても良く、ＣＨ２ＣＬ２からスピンさせられても良く、そして、後で、１８０℃で１０秒間変化させられても良い。他の半導体材料、例えば、有機物質、例えば、他のポリアセン、ポリフルオレン、ポリフェニレンビニレン、又は単極の混合物若しくは両極性混合物［Ｅ．Ｊ Ｍｅｉｊｅｒ ｅｔ ａｌ， Ｎａｔｕｒｅ Ｍａｔｅｒｉａｌｓ ２， ６７８， ２００３］が、半導体層２１を形成するために用いられても良い。代替的に、処理をするための最大プロセス温度が２００℃未満という条件で、無機半導体材料、例えば、ＩｎＰ、ＧａＡｓ、ＧａＮ、ＺｎＳ、ＣｄＳが用いられても良い。理想的には、半導体層２１及び第２の導電層の仕事関数は、抵抗接点が両者の間に形成されるように一致するべきである。半導体層２１は、例えば、数１０ｎｍの厚さを有しても良い。層が不連続になる可能性があるので、半導体層２１の厚さは、あまり薄くなくても良い。一方、装置がバックグラウンド漏電電流を示してしまうことから、厚さは、厚すぎなくても良い。半導体層２１は、パターニングを必要としていない。しかしながら、パターニングは、横漏損を減らすことによって特性を改善する可能性があり、好ましくは、実行される。半導体層２１は、トランジスタ２２の電気的スイッチング性質を決定するような、例えば、図７に図示されるような薄膜トランジスタ（ＴＦＴ）であっても良い。
【００３９】
図７には、トランジスタ２２、キャパシタ２３及びビアホール２４を含んでいる完全な強誘電体メモリ装置３０が図示される。本発明の上述の実施例において述べられる方法に従うこの強誘電体メモリ装置３０の製造に関しては、トランジスタ２２のゲート誘電体層及びキャパシタ２３の誘電体層は同一の強誘電体層１４から作られるので、３マスクステップ（又は強誘電体がパターニングされない場合は２ステップ）のみが必要とされる。これを介して、強誘電体メモリ装置３０の処理時間は従来技術に対して短くなり、処理コストは削減される。本発明の強誘電体メモリ装置３０は、不揮発性で、電気的にプログラム可能で、かつ、電圧型駆動である。
【００４０】
有機強誘電体の誘電体層を伴うキャパシタ２３の強誘電体特性は、キャパシタ２３の第１の電極１２及び第２の電極１８の両方を形成するために用いられる材料から十分に独立している。好ましくは、形成される装置のスイッチング特性に影響を与えないように、例えば、水素結合相互作用を介した強誘電体層５に対する選択的結合を示さない電極材料、例えばＰＥＤＯＴ／ＰＳＳ又は金が利用される。このことは、無機的対応物（ｉｏｒｇａｎｉｃ ｃｏｕｎｔｅｒｐａｒｔ）条件ではなく、しばしば、無機強誘電体材料を用いる構造体における深刻な問題をもたらす。電極材料の強誘電体特性の独立性は、本発明の方法の実施例によって作られるキャパシタ２３の中の低漏電電流を観測することに関連している。
【００４１】
本発明の実施例による強誘電体メモリセル３０は、上述のように、強誘電体１４は絶縁性誘電体としてトランジスタ２２の中に併合されるものとして構成されている。装置の中のメモリは、強誘電体キャパシタ２３の内部にある。これは、双安定強誘電性分極によって残留電荷が蓄積される不揮発部分である。プログラミング及び読み出しは、好ましくは、スイッチングすることなくトランジスタを用いて実行されるであろう。この実施例では、このトランジスタは、双安定である必要はない。セルの内部では、ＳＤ電圧は、強誘電体セル２３上のスイッチング電圧を発生させるために用いられなければならない。ゲート電圧は、単に、チャネルのオンとオフを切り替えるだけである。従って、読み出しは、この装置において、破壊的である。スイッチング速度は、先に、トランジスタのチャネルコンダクタンス及び強誘電体キャパシタのキャパシタンスによって決定されるＲＣ時間定数によって決定される近似値である。
【００４２】
さらに、トランジスタ２２のゲートキャパシタンスは、ストレージキャパシタ２３の内部に、反電界（ｄｅｐｏｌａｒｉｚａｔｉｏｎ ｆｉｅｌｄ）を引き起こす。この反電界を、ストレージキャパシタ２３のスイッチングが行われる抗電界より低く保つために、強誘電体キャパシタ２３の形状は、ＶＤＦ強誘電体ポリマーの場合は、トランジスタ２２の形状に比べて約１／５に小さくなるべきであり、例えば、ストレージキャパシタ２３のキャパシタンスは、トランジスタ２２のゲートキャパシタンスに比べて１／２０に小さくなるべきである。この割合は、誘電定数、残留分極及び抗電界に依存し、面積比に制限を加える。
【００４３】
図６及び７によれば、キャパシタ２３は、トランジスタ２２のドレイン１９領域と直列に結合することがわかる。別の実施例では、図には示されていないが、キャパシタは、トランジスタのゲートと接続されても良い。この構成は、強誘電体トランジスタに似ている。キャパシタがソースドレインチャネルと直列である１Ｔ−１Ｃセルでは、読み出しは、スイッチングしている間に実行されなければならない。次に、ブール値（Ｂｏｏｌｅａｎ）０又は１は、キャパシタ内部の２つの分極状態によって決定される電荷の差から推定されなければならない。すなわち、最大で、残留分極及び結合電荷の２倍がメモリ状態の検出のために利用可能である。しかしながら、このキャパシタ電荷がトランジスタのチャネルコンダクタンスを調節するために用いられる場合、キャパシタがゲート電極と直列である装置の場合のように、ソースドレイン電流に掛けられる時間は、読み出され得る状態の精度を決定する。この状態は、より多くの感度、例えば、読み出し時間によって予め選択され得る感度を設ける。その上、キャパシタ２３がゲート電極１３と直列である場合、メモリ状態の読み出しは、強誘電体キャパシタ状態を変えることなく、ソース−ドレイン電流のレベルを用いることによって行われる。従って、非破壊的である。その場合、プロセスは、３マスクステップのみを用いることによって実行され得る。
【００４４】
本発明の上述の実施例の具体例では、強誘電体メモリ装置３０の製造が詳説され、第１及び第２の導電層はＰＥＤＯＴ／ＰＳＳ層であって、強誘電体１４は、ＶＤＦ／ＴｒＥＦ層のような強誘電体ポリマー層である。
【００４５】
この例のメモリ素子の製造のプロセスステップは、以下のとおりであっても良い。第１の導電性ＰＥＤＯＴ／ＰＳＳ層は、以下の方法によって、基板１０上へ堆積される。水中のＰＥＤＯＴ／ＰＳＳ塩の構成は、Ｂａｙｔｒｏｎ Ｐ（ＴＭ）としてバイエル社から商業的に利用可能となっている。この構成におけるＰＥＤＯＴの濃度は、重量の０．５％であって、ＰＳＳの濃度は、重量の０．８％である。構成に対しては、見かけ上、重量の約０．２５％のコロイド溶液が加えられている。このコロイド溶液は、触媒、すなわち、適切な可視光を伴う露出の後に架橋結合を開始する開始剤であって、例えば、４，４ジアジドジベンザルアセトン−２，２’−ジスルホン酸ジナトリウム塩及びドデシルベンゼンスルホン酸ナトリウム塩の重量の０．００５％であっても良く、湿気のある性質を増大させる石鹸、界面張力減力剤又は湿潤剤の一種である開始剤を含んでも良い。好ましくは、５μ以下の直径を伴う微細孔を有するフィルタを通したろ過の後、構成は、任意に平坦化される基板１０上へスピンコーティングされる。上述のように得られた層は、例えば、３０℃で５分間乾燥させられる。乾いた層は、次に、例えば、水銀ランプを用いて、マスクを通して、例えば、３６５ｎｍの波長Ｘの紫外線を伴う放射線で露光される。その後、層は、水を噴霧することによって洗浄される。この洗浄ステップでは、層の非照射領域は溶解する。２００℃で乾燥させた後では、ＰＥＤＯＴ／ＰＳＳ層の残っている領域の平均的な層の厚さは、８０ｎｍである。これらの領域は、１Ｓ／ｃｍの電気的導電性を有する。それぞれの連続的な非溶解領域は、例えば、第１の相互接続線、キャパシタの第１のキャパシタ電極又はトランジスタのゲート電極のような導電性領域として機能する。
【００４６】
次に、例えば、ｎ＝ｍ（しかしながら、他のｍ／ｎ比が用いられても良い）のランダム共重合体（ＣＨ２−ＣＦ２）ｎ−ＣＨＦ−ＣＦ２）ｍの膜は、フィルタリングされた（０．２μｍの使い捨て）５重量パーセントの（ＣＨ２−ＣＦ２）ｎ−ＣＨＦ−ＣＦ２）ｍの溶液を用いて、２０００ｒｐｍで１０秒間回転した後、２５０ｒｐｍで２５秒程度回転しているＰＥＤＯＴ／ＰＳＳ層の上へスピンコーティングされる。このことは、約４００ｎｍの厚さを伴う高い疎水性耐水表面を有する層をもたらす。
【００４７】
第２のＰＥＤＯＴ／ＰＳＳ層をＶＤＦ／ＴｒＦＥ層上へ堆積させるためには、第１のＰＥＤＯＴ／ＰＳＳ層の堆積に関しては、同一の方法が利用される。しかしながら、第２のＰＥＤＯＴ／ＰＳＳ層のスピンコーティングは深刻な濡れ不良をもたらすため、スピンコーティング溶液の改良が必要である。このことは、溶媒、例えば、ｎ−バンタルを減らす表面張力の追加によってスピンコーティング溶液の濡れ性を改良すること、又は、石鹸状の試薬を加えることによって克服される可能性がある。従って、本発明のこの具体的な実施例では、第２のＰＥＤＯＴ／ＰＳＳ層は、４％のｎ−ブタノールがスピンコーティング溶液に加えられるという事実を除いて、第１のＰＥＤＯＴ／ＰＳＳ層の場合と同じ方法でＶＤＦ／ＴｒＦＥ層の上部に堆積される。第２のＰＥＤＯＴ／ＰＳＳ層に対する標準的なパターニング手順の適用後、層の導電性は、５％のジエチレングリコールを水中で上にスピンコーティングすること、及び、例えば、１１０℃で４５分間熱することによって上昇する。次に、真空中における１４０℃で２時間のアニーリングは、ＶＤＦ層の結晶化度を増加させるために行われる。１ｍｍ２キャパシタの正方形ヒステリシスループは、図８に示されるアニーリング前後に１Ｈｚで記録したものである。ＶＤＦ／ＴｒＦＥ層の厚さを減らすことは、スイッチング電圧ＶＣを減らすことになるということがわかっている。例えば、２５０ｎｍの層は、約２５Ｖのスイッチング電圧を導くが、一方、１５０ｎｍの層は、約１５Ｖのスイッチング電圧を導く。全ての場合において、同一の残留分極（Ｐｒ）が得られる。
【００４８】
最後のステップでは、トランジスタを完成させるために、当業者に知られている従来の堆積技術によって半導体層が追加される。キャパシタ上のヒステリシスループは、再び、アニーリングの前後で測定された。大きな違いは無いことがわかった。
【００４９】
材料だけでなく、本発明による装置に関して、好ましい実施例、具体的な構成及び具体的な形状がここで述べられてきたが、本発明の範囲及び精神から逸脱しない限り、形式上又は細部にわたって様々な変化又は最適化が作られても良い。例えば、第１及び第２の導電層の多くの異なる組み合わせは、強誘電体を伴う組み合わせに用いられても良い。
【００５０】
本発明は、トランジスタ２２及びキャパシタを含んでいる不揮発性強誘電体メモリ装置３０に関し、特に、不揮発性で、電気的に消去可能、かつプログラム可能な強誘電体メモリ素子並びにそのような不揮発性強誘電体メモリ装置を製造する方法に関する。トランジスタ２２のゲート誘電体層及びキャパシタ２３の誘電体層は、同一の有機又は無機強誘電体層から作られるので、本発明による方法は、限られた数のマスクステップを含む。
【図面の簡単な説明】
【００５１】
【図１】印加される電界Ｅに対する強誘電体キャパシタ上の表面電荷密度Ｄを示す。
【図２】従来技術による強誘電体誘電体層を伴うトランジスタ及びキャパシタを含むメモリセルの断面を示す。
【図３】本発明の実施例による１Ｔ／１Ｃメモリセルの製造における連続するステージの断面図を示す。
【図４】本発明の実施例による１Ｔ／１Ｃメモリセルの製造における連続するステージの断面図を示す。
【図５】本発明の実施例による１Ｔ／１Ｃメモリセルの製造における連続するステージの断面図を示す。
【図６】本発明の実施例による１Ｔ／１Ｃメモリセルの製造における連続するステージの断面図を示す。
【図７】本発明の実施例による１Ｔ／１Ｃメモリセルの製造における連続するステージの断面図を示す。
【図８】アニーリングする前（白丸）及び後（黒丸）のＰＥＤＯＴ／ＰＳＳ−ＶＤＦ／ＴｒＦＥ−ＰＥＤＯＴ／ＰＳＳスタックの強誘電体ヒステリシスループを示す。
【特許請求の範囲】
【請求項１】
不揮発性メモリ又はラッチアップ回路のために適用可能な装置であって、前記装置は、
制御電極及び前記制御電極を残りの選択装置から絶縁する第１の誘電体層を持っている選択装置と、
第２の誘電体層を含んでいるストレージ装置を備え、
前記選択装置の前記第１の誘電体層及び前記ストレージ装置の前記第２の誘電体層は、同一の強誘電体層の個々の部分である装置。
【請求項２】
請求項１に記載の装置において、前記選択装置は、ゲート電極、ゲート誘電体並びにドレイン及びソースを含んでいるトランジスタであって、前記ストレージ装置は、第１の電極、誘電体層及び第２の電極を含んでいるキャパシタであって、前記トランジスタの前記ゲート誘電体及び前記キャパシタの前記誘電体層は、同一の強誘電体層の個々の部分である装置。
【請求項３】
請求項１に記載の装置において、前記トランジスタの前記ゲート電極及び前記キャパシタの前記第１の電極は、第１の導電層の個々の部分である装置。
【請求項４】
請求項１〜３のいずれか１項に記載の装置において、前記トランジスタの前記ドレイン及びソース並びに前記キャパシタの前記第２の電極は、第２の導電層の個々の部分である装置。
【請求項５】
請求項１に記載の装置において、前記キャパシタの前記第１及び第２の電極のうちの１つは、前記トランジスタのドレイン、ソース又はゲートと電気的に接続されている装置。
【請求項６】
請求項１に記載の装置において、前記ゲート電極、前記トランジスタの前記ドレイン及びソース並びに前記キャパシタの前記第１の電極及び前記第２の電極は、ＰＥＤＯＴ／ＰＳＳで形成されている装置。
【請求項７】
請求項１に記載の装置において、前記装置はさらに、半導体層を含んでいる装置。
【請求項８】
請求項７に記載の装置において、前記半導体層は有機半導体層である装置。
【請求項９】
請求項１に記載の装置において、前記強誘電体層はホールを含んでいる装置。
【請求項１０】
制御電極、第１の誘電体層並びに第１及び第２の主電極を含んでいる選択装置と、第１の電極、第２の誘電体層及び第２の電極を含んでいるストレージ装置を含んでいる不揮発性メモリ又はラッチアップ回路のために適用可能な装置を製造する方法であって、前記方法は、
第１の導電層を基板上へ設け及びパターニングすることによって、前記ストレージ装置の前記第１の電極及び前記選択装置の前記制御電極を形成し、
前記パターニングされている第１の導電層上の強誘電体層を設け、パターニングすることによって、前記選択装置の前記第１の誘電体層及び前記ストレージ装置の前記第２の誘電体層を形成し、
前記パターニングされている強誘電体層上の第２の導電層を設け、パターニングすることによって、前記キャパシタの前記第２の電極並びに前記選択装置の前記第１及び第２の主電極を形成するステップを含む方法。
【請求項１１】
請求項１０に記載の方法において、前記強誘電体層を設けることは、強電性ポリマー層を設けることである方法。
【請求項１２】
請求項１０に記載の方法において、前記強誘電体層をパターニングすることは、前記強誘電体層を架橋結合することである方法。
【請求項１】
不揮発性メモリ又はラッチアップ回路のために適用可能な装置であって、前記装置は、
制御電極及び前記制御電極を残りの選択装置から絶縁する第１の誘電体層を持っている選択装置と、
第２の誘電体層を含んでいるストレージ装置を備え、
前記選択装置の前記第１の誘電体層及び前記ストレージ装置の前記第２の誘電体層は、同一の強誘電体層の個々の部分である装置。
【請求項２】
請求項１に記載の装置において、前記選択装置は、ゲート電極、ゲート誘電体並びにドレイン及びソースを含んでいるトランジスタであって、前記ストレージ装置は、第１の電極、誘電体層及び第２の電極を含んでいるキャパシタであって、前記トランジスタの前記ゲート誘電体及び前記キャパシタの前記誘電体層は、同一の強誘電体層の個々の部分である装置。
【請求項３】
請求項１に記載の装置において、前記トランジスタの前記ゲート電極及び前記キャパシタの前記第１の電極は、第１の導電層の個々の部分である装置。
【請求項４】
請求項１〜３のいずれか１項に記載の装置において、前記トランジスタの前記ドレイン及びソース並びに前記キャパシタの前記第２の電極は、第２の導電層の個々の部分である装置。
【請求項５】
請求項１に記載の装置において、前記キャパシタの前記第１及び第２の電極のうちの１つは、前記トランジスタのドレイン、ソース又はゲートと電気的に接続されている装置。
【請求項６】
請求項１に記載の装置において、前記ゲート電極、前記トランジスタの前記ドレイン及びソース並びに前記キャパシタの前記第１の電極及び前記第２の電極は、ＰＥＤＯＴ／ＰＳＳで形成されている装置。
【請求項７】
請求項１に記載の装置において、前記装置はさらに、半導体層を含んでいる装置。
【請求項８】
請求項７に記載の装置において、前記半導体層は有機半導体層である装置。
【請求項９】
請求項１に記載の装置において、前記強誘電体層はホールを含んでいる装置。
【請求項１０】
制御電極、第１の誘電体層並びに第１及び第２の主電極を含んでいる選択装置と、第１の電極、第２の誘電体層及び第２の電極を含んでいるストレージ装置を含んでいる不揮発性メモリ又はラッチアップ回路のために適用可能な装置を製造する方法であって、前記方法は、
第１の導電層を基板上へ設け及びパターニングすることによって、前記ストレージ装置の前記第１の電極及び前記選択装置の前記制御電極を形成し、
前記パターニングされている第１の導電層上の強誘電体層を設け、パターニングすることによって、前記選択装置の前記第１の誘電体層及び前記ストレージ装置の前記第２の誘電体層を形成し、
前記パターニングされている強誘電体層上の第２の導電層を設け、パターニングすることによって、前記キャパシタの前記第２の電極並びに前記選択装置の前記第１及び第２の主電極を形成するステップを含む方法。
【請求項１１】
請求項１０に記載の方法において、前記強誘電体層を設けることは、強電性ポリマー層を設けることである方法。
【請求項１２】
請求項１０に記載の方法において、前記強誘電体層をパターニングすることは、前記強誘電体層を架橋結合することである方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公表番号】特表２００７−５２５８２９（Ｐ２００７−５２５８２９Ａ）
【公表日】平成１９年９月６日（２００７．９．６）
【国際特許分類】
【出願番号】特願２００６−５４６４１１（Ｐ２００６−５４６４１１）
【出願日】平成１６年１１月２９日（２００４．１１．２９）
【国際出願番号】ＰＣＴ／ＩＢ２００４／０５２５８０
【国際公開番号】ＷＯ２００５／０６４６８１
【国際公開日】平成１７年７月１４日（２００５．７．１４）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＦＲＡＭ
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
【公表日】平成１９年９月６日（２００７．９．６）
【国際特許分類】
【出願日】平成１６年１１月２９日（２００４．１１．２９）
【国際出願番号】ＰＣＴ／ＩＢ２００４／０５２５８０
【国際公開番号】ＷＯ２００５／０６４６８１
【国際公開日】平成１７年７月１４日（２００５．７．１４）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＦＲＡＭ
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
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