塩素、臭素又はヨウ素と反応しやすい誘電体材料にフッ素を含むパッシベーション層を堆積する方法が本明細書に開示される。パッシベーション層は、反応しやすい誘電体層を保護することができ、それにより、パッシベーション層に塩素、臭素又はヨウ素を含む前駆体を用いて堆積が可能となる。 （もっと読む）

【課題】ゲート絶縁膜とゲート電極との間の界面層にカーボン層を導入して、低い閾値電圧を実現している例では、カーボン層中のカーボンはＳｉ半導体基板中に入り、欠陥準位を形成するため、ＥＷＦが不安定であった。本発明は上記問題点を解決するためになされたもので、ｐ−ｍｅｔａｌを用いたＭＩＳ型半導体装置において、ＥＷＦを安定して増加させることが可能な半導体装置を提供する。
【解決手段】半導体基板１０と、半導体基１０上に形成された絶縁膜２０と、絶縁膜２０上に形成され、且つ、ＣＮ基又はＣＯ基を含む界面層３０と、界面層３０上に形成された金属層４０とを備えて半導体装置を構成する。 （もっと読む）

【課題】耐圧が改善され、信頼性が向上した不揮発性半導体メモリ及びその製造方法を与える。
【解決手段】半導体記憶装置は、半導体基板１１上に形成され、オキシナイトライド化された第１ゲート絶縁膜１４ａを含む第１トランジスタと、半導体基板１１上に形成された第２ゲート絶縁膜１４ｂと、第２ゲート絶縁膜１４ｂ上の少なくとも一部に形成されたバリア膜２０を含む第２トランジスタとを備え、前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜より窒素原子濃度が低いことを特徴とする。 （もっと読む）

【課題】
本発明はＭＦＭＳ（Ｍｅｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃ−Ｍｅｔａｌ−Ｓｕｂｓｔｒａｔｅ）構造を有する電界効果トランジスタ及び強誘電体メモリ装置並びにこれらの製造方法を提供する。
【解決手段】本発明に係るＭＦＭＳ型電界効果トランジスタ及び強誘電体メモリ装置はソース及びドレイン領域とその間にチャネル領域が形成される基板と、基板のチャネル領域の上側に形成されるバッファ層と、バッファ層上に形成される強誘電体層、及び強誘電体層上に形成されるゲート電極を備えて構成され、バッファ層が導電性材質で構成される。 （もっと読む）

【課題】 シリコン基板上に良質のペロブスカイト構造の単結晶を形成することができ、ペロブスカイト構造の単結晶を用いた素子の特性向上をはかる。
【解決手段】 ペロブスカイト構造の強誘電体膜を用いた半導体装置であって、単結晶シリコン基板１１上に形成されたＺｒ_1-x Ｓｉ_x Ｏ₂ （0.08≦ｘ≦0.10）のａ軸配向単結晶バッファ膜１３と、バッファ膜１３上に形成され、Ｐｔ又はペロブスカイト構造の単結晶で形成された下部電極１４と、下部電極１４上に形成され、ペロブスカイト構造の単結晶で形成された強誘電体膜１５と、強誘電体膜１５上に形成され、Ｐｔ又はペロブスカイト構造の単結晶で形成された上部電極１６とを備えた。 （もっと読む）

【課題】書き込み特性及び電荷保持特性に優れた不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】互いに離間して形成された一対の不純物領域の間にチャネル形成領域を有する半導体層と、その上層部に、第１の絶縁層、浮遊ゲート、第２の絶縁層、制御ゲートを設ける。浮遊ゲートは少なくとも二層構造とし、第１の絶縁層に接する第１層は、半導体層のバンドギャップより小さいことが好ましい。また、半導体層のチャネル形成領域の伝導帯の底のエネルギーレベルより、浮遊ゲートの伝導帯底のエネルギーレベルを低くすることにより、キャリアの注入性を向上させ、電荷保持特性を向上させるためである。 （もっと読む）

【課題】
フラーレン分子によるナノ構造の電気・電子特性を自在に制御可能とするナノデバイス構造を提供する。
【解決手段】
フラーレン分子層を電極間に配設した固体素子構造を有し、電極への電圧の印加状態によってフラーレン分子層の導電性を制御可能としているフラーレン分子デバイス構造とする。 （もっと読む）

【課題】スピンポンピング現象の発生を抑制することができると共に、充分な熱安定性を有する記憶素子を提供する。
【解決手段】情報を磁性体の磁化状態により保持する記憶層１７に、トンネル絶縁層１６を介して磁化固定層３１が設けられ、積層方向に電流を流してスピン偏極した電子を注入することにより、記憶層１７の磁化Ｍ１の向きが変化して、情報が記録される記憶素子３において、記憶層１７の磁化固定層３１とは反対側に、スピン偏極した電子の拡散を抑制するスピンバリア層１８を設け、このスピンバリア層１８を、酸化物、窒化物、フッ化物から選ばれる１種以上の材料から構成する。 （もっと読む）

【課題】
隣接するトランジスタ間のゲート間絶縁膜を介した電荷の移動を防止することが可能な半導体記憶装置を提供する。
【解決手段】 p型半導体層20、p型半導体層20上にトンネル絶縁膜12a〜12gを介してマトリックスをなして配置された複数のフローティングゲート電極FG1a〜FG7a、複数のフローティングゲート電極FG1a〜FG7a上にのみ各々配置された複数のゲート間絶縁膜14aa〜14ga、複数のゲート間絶縁膜14aa〜14ga上に各々配置された複数のコントロールゲート電極CG1a〜CG7a、及びマトリックスのカラム方向において複数のゲート間絶縁膜14aa〜14gaを互いに分離するように複数のコントロールゲート電極CG1a〜CG7aの間からp型半導体層20の内部まで埋め込まれた素子分離絶縁層STIを備える。 （もっと読む）

【課題】ナノスケールを有する新規なカーボン構造物であるカーボンナノウォールの処理方法、カーボンナノウォール、カーボンナノウォールデバイスを提供する。
【解決手段】カーボンナノウォール（ＣＮＷ）に対して形状処理を行う。形状処理としてはプラズマエッチング等のドライエッチング処理を採用できる。カーボンナノウォールを構成するグラフェンシートの少なくも先端部の厚みを根元部の厚みよりも減少させることが好ましい。 （もっと読む）

本発明によれば、多孔性シリコン、シリカ、又はアルミナ基板の孔に屈折率ｎが電圧依存性を有する材料を堆積させる方法であって、堆積される前記材料の前駆体物質を前駆体溶液として設けること、前駆体溶液の液滴の微細ミストを形成すること、及び、前記液滴を前記多孔性基板に付着させること、を含む方法が提供される。本発明は初めて、充填率が少なくとも６０％である多孔性シリコン、シリカ、及びアルミナ基板を提供するものである。１００％近い充填率が実現可能である。上部電極及び下部電極が設けられると、充填された多孔性シリコン、シリカ、及びアルミナウェーハを電圧依存性を有するフォトニックデバイスとして使用することができる。例えばランダムアクセスメモリ等のマイクロ電子デバイスの製造において使用するべく、シリコン基板表面の溝を内張りするために、同じ方法を用いることができる。
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【課題】 半導体装置製造プロセスを、テストピースなしに、所望の工程通り又は修正しながら進行することを可能とする半導体装置の製造方法を提供すること。
【解決手段】 複数の工程からなる半導体装置の製造方法において、前記複数の工程の少なくとも１つにおける実観測データを得る工程と、ａｂｉｎｉｔｉｏ分子動力学プロセスシミュレータ又は経験的ポテンシャルを与えた分子動力学ミュレータにより、前記複数の工程の少なくとも１つにおける予測データを得る工程と、前記予測データと実観測データとを逐次、実時間で比較検定する工程と、前記比較検定により、製造工程因子の設定値と、前記実観測データから推測される前記複数の製造工程因子との間に有意差が認められた場合、前記製造工程因子を逐次実時間で修正処理する工程とを具備することを特徴とする。 （もっと読む）

有機ポリマー層（１１６、２１０８、２１３２、２１６８）と、第１の伝導性（例えば、銅）層（例えば、ビット線）（１０４、１０８）の上方に形成された電極層（１２０、２１１２、２１２８、２１６４）とを有する有機ポリマーメモリセルが提供される。メモリセルは、第２の導電層（例えば、ワード線を形成する）（１３６、２１４８、２１６０）に接続され、さらに詳しく言えば、メモリセルの電極層の上部は、第２の導電層に接続される。任意に、導電層の上方に、伝導促進層（１１２、２１３６）が形成される。誘電材料はメモリセルを分離する。メモリセルは、第１の導電層に形成されたビット線と、第２の導電層に形成されたワード線と自己整合される。
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本発明は、トランジスタ２２及びキャパシタ２３を含んでいる不揮発性強誘電体メモリ装置３０に関し、特に、不揮発性で、電気的に消去可能、かつプログラム可能な強誘電体メモリ素子及びそのような不揮発性強誘電体メモリ装置３０を生産する方法に関する。本発明による方法は、トランジスタ２２のゲート誘電体層及びキャパシタ２３の誘電体層は同一の有機又は無機強誘電体層から作られるので、限られた数のマスクステップを含む。
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