【課題】セルプレートとなる上部電極の低抵抗化を実現しながら、上部電極と強誘電体膜、又は上部電極と絶縁膜との剥離の発生を防止し、また、強誘電体容量素子の特性ばらつきの発生を抑制できる構造を有する強誘電体メモリ装置を提供する。
【解決手段】強誘電体メモリ装置は、半導体基板１００の上に形成された下部絶縁膜１０５、１０８、１１２と、ワード線方向及びビット線方向に配列された下部電極１１０、強誘電体膜１１１及び上部電極１１３からなる複数の強誘電体容量素子と、複数の強誘電体容量素子を覆う上部絶縁膜１１５とを備える。上部電極１１３は、複数の強誘電体容量素子に共有される共通上部電極を構成し、上部絶縁膜１１５は、共通上部電極に設けられた複数の開口部１１４を介して下部絶縁膜１１２と接合している。 （もっと読む）

【課題】プレート線の数およびリセット線の数を低減させた半導体記憶装置を提供する。
【解決手段】強誘電体メモリは、セルトランジスタＣＴおよび強誘電体キャパシタからなるメモリセルＭＣを、半導体基板上に行列状に配列したセルアレイＣＡと、メモリセルの列に対して設けられたビット線ＢＬと、メモリセルの行に対して設けられたワード線ＷＬと、強誘電体キャパシタに接続されたプレート線ＰＬであって、セルアレイをｍ列（ｍ≧２）ごとに分割したｎ個（ｎ≧２）のカラムブロックＣＢに対応して設けられたｎ本のプレート線ＰＬと、ビット線とプレート線との間に接続されたリセットトランジスタＲＴと、カラムブロック内のｍ列のそれぞれに対応して設けられたｍ本のリセット線であって、ｎ個のカラムブロックから１列ずつ、計ｎ列に設けられたｎ個のリセットトランジスタＲＴのゲートに接続されたリセット線ＲＳとを備えている。 （もっと読む）

【課題】強誘電体キャパシタの面積を大きくすることができる半導体メモリを提供する。
【解決手段】下部電極４と、下部電極４と同一層に形成され、下部電極４を区画する第１絶縁領域４１と、下部電極４及び第１絶縁領域４１上に形成された強誘電体膜５と、強誘電体膜５上に形成された上部電極６と、上部電極６と同一層に形成され、上部電極６を区画する第２絶縁領域６１と、チャネル領域を挟み、下部電極４に接続された第１不純物領域１１ａ，１１ｃ，１１ｅ及び上部電極６に接続された第２不純物領域１１ｂ，１１ｄを有するトランジスタＴ１，Ｔ２，Ｔ３，Ｔ４と、を備え、隣り合う強誘電体キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４が、上部電極６または下部電極４の一方を共有する。 （もっと読む）

【課題】水素又は水分等の物質の浸透を防止して電気的特性に優れた強誘電体メモリ装置を提供する。
【解決手段】強誘電体メモリ装置１００は、複数のメモリセル素子１０が設けられている半導体基板１１と、半導体基板上に設けられている絶縁膜３０と、絶縁膜上に設けられている下部水素バリア膜３２と、下部水素バリア膜の表面３２ａから、絶縁膜及び下部水素バリア膜を貫通してメモリセル素子に至るコンタクトホール３４と、コンタクトホールを埋め込むプラグ３６と、下部電極パターン４４Ｘ、強誘電体層４６、上部電極４８がこの順に積層されていて、複数のプラグの頂面３６ａ上に設けられている複数の積層体４０と、下部水素バリア膜上に設けられていて、下部電極パターンを少なくとも覆う中間水素バリアパターン３８と、中間水素バリアパターン上及びこの中間水素バリアパターンから露出している複数の積層体を覆う上部水素バリア膜３９とを具えている。 （もっと読む）

【課題】微細化されても、ＣＵＢ型ＤＲＡＭ動作に必要な容量を保持することのできる半導体記憶装置及びその製造方法を提供する。
【解決手段】基板１上に形成された第１の層間絶縁膜７内にキャパシタ開口部が設けられ、キャパシタ開口部の底面及び側面上に形成された下部電極８、容量絶縁膜９、及び上部電極１０からなる容量素子を備えている。第１の層間絶縁膜７内に、ビット線コンタクトプラグ１３が形成され、キャパシタ開口部の側面上に形成された下部電極８、容量絶縁膜９、及び上部電極１０の上端部は、少なくともビット線コンタクトプラグ１３が形成された部位側において、第１の層間絶縁膜７の表面から下方に位置している。キャパシタ開口部の底面及び側面上にのみ上部電極１０が形成されている。 （もっと読む）

【課題】適当な装置動作に対する十分な静電容量レベルを維持しながら、比較的高密度な集積回路メモリ装置を提供すること。
【解決手段】集積回路メモリ装置は、少なくとも１つの接続線２３を内部に有する基板２２と、基板２２上に形成された複数のメモリセル２０と、を含む。各メモリセル２０は、接続線２３に電気的に接続された、セルアクセストランジスタのための下部ソース／ドレイン領域４２と、セルアクセストランジスタのための上部ソース／ドレイン領域４４と、下部ソース／ドレイン領域４２および上部ソース／ドレイン領域４４の間に垂直方向に延在する少なくとも１つのチャネル領域４６と、からなるピラー４０を含む。更に、上部ソース／ドレイン領域４４に隣接する蓄積キャパシタを含み、蓄積キャパシタは第１の電極層５６、誘電体層５８、第２の電極層６０からなる。 （もっと読む）

【課題】メモリセルを構成する記憶素子の抵抗値のばらつきの発生を抑制することができ、情報の記録の動作や記録した情報の読み出しを安定して行うことができる記憶装置を提供する。
【解決手段】２つの電極の間に、希土類元素の酸化物から成る記憶層２が配置され、この記憶層２に接して、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの金属元素を含む層３が設けられた記憶素子を備え、２つの電極間に電圧を印加することにより、記憶素子の記憶層２内の局所領域に、金属元素（Ｃｕ，Ａｇ，Ｚｎ）を含有する伝導パス３１が形成され、かつこの伝導パス３１の結晶学的な構造が非晶質である記憶装置を構成する。 （もっと読む）

【課題】記憶層に含まれる記憶用薄膜の抵抗状態が変化することを利用して記憶される情報を安定して保持することができ、信頼性の高い記憶素子を提供する。
【解決手段】第１の電極１と、第２の電極５との間に、熱伝導率が１５Ｗ／ｍＫ以上である絶縁層２と、希土類元素酸化物からなる記憶用薄膜３と、イオン化するＣｕ，ＡｇもしくはＺｎを含有するイオン源層４とを積層した記憶層６が挟まれて構成され、記憶層６と一方の電極１とが、絶縁層２に形成された開口部を通じて接続される記憶素子１０を構成する。 （もっと読む）

【課題】記憶層に含まれる酸化物層の抵抗状態が変化することを利用して情報を記憶する記憶装置において、書き込み及び消去の繰り返し動作に対する耐性に優れた記憶素子を提供する。
【解決手段】第１の電極１と、第２の電極５との間に、希土類元素の酸化物からなる酸化物層３と、イオン化するＣｕ，ＡｇもしくはＺｎから選ばれる少なくとも１種類を含有するイオン源層４とを有して成る記憶層２が配置され、この酸化物層３とイオン源層４とに接して、かつ酸化物層３とイオン源層４との接続部分の周囲に、イオンの拡散を規制するイオン源拡散制御層６が設けられた記憶素子１０を構成する。 （もっと読む）

【課題】従来の設計環境を活用することができ、製造コストの低い半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置の製造方法は、半導体基板１０に複数のトレンチ２２を形成し、半導体基板を水素雰囲気中において熱処理することによって、複数のトレンチの上部の開口を塞ぎつつ該複数のトレンチの下部の空間を互いに結合し、空洞２５上に設けられた半導体層２６を形成し、素子分離形成領域にある半導体層をエッチングし、半導体層の側面および底面に絶縁膜３０を形成し、半導体層の下の空洞に電極材料３１を充填し、素子分離形成領域における電極材料上に絶縁膜を形成することによって素子分離３２を形成し、半導体層上にメモリ素子ＭＣを形成することを具備する。 （もっと読む）

【課題】上部電極の電位を基板上の導電層に引き出すためのコンタクト構造を安定して形成し、特性の優れた立体型の強誘電体メモリ装置を高歩留で提供する。
【解決手段】半導体記憶装置は、第１の導電層102と、第２の導電層103と、第１の絶縁膜104と、第１のプラグ106と、第２のプラグ107と、第１の開口部111及び第２の開口部112を有する第２の絶縁膜110と、第１の金属膜113と、第２の金属膜114と、第１の金属膜113上に形成された第１の容量絶縁膜115と、第２の金属膜114上に形成された第２の容量絶縁膜115と、第３の金属膜117とを備える。第２の金属膜114は、第１の開口部111が位置する側の端部と反対側の端部が第２の絶縁膜110の上面上に延伸するように形成されており、第２の金属膜114は、延伸している部分において第３の金属膜117と接続している。 （もっと読む）

【課題】優れた電気的特性を有するＤＲＡＭセルキャパシタの製造方法を提供する。
【解決手段】セルキャパシタの製造方法において、半導体基板上に形成されたゲート部の上にポリシリコン蓄積ノード１５を形成する段階；ノード１５上にチタニウムナイトライド膜１７を形成する段階；ノード１５の側面のみにチタニウムナイトライド膜１７を残溜するよう、エッチバックする段階；窒素雰囲気にさらして熱処理する段階；工程での生成物上にタンタラムペンタオキサイド１８を堆積する段階；工程生成物を酸素雰囲気にさらして熱処理してチタニウムナイトライド１８をチタニウムオキサイドに変換し、ノード１５の上部面にシリコンオキシナイトライドを形成する段階；プレート電極１９を形成する段階と、を含み、前記変換段階は熱処理によりノード１５の側面にシリコンオキシナイトライドを形成する段階を含む。 （もっと読む）

【課題】酸素欠乏金属酸化物を利用した不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】スイッチング素子１１５と、スイッチング素子１１５に連結されたストレージノード１９とを具備する不揮発性メモリ素子において、ストレージノード１９は、下部電極１２と、下部電極１２上に形成された酸素欠乏金属酸化物層１４と、酸素欠乏金属酸化物層１４上に形成されたデータ保存層１６と、データ保存層１６上に形成された上部電極１８とを備える不揮発性メモリ素子及びその製造方法である。 （もっと読む）

【課題】 ある程度の小さいメモリセルを実現しつつ、プレート線を共有化でき、且つメモリセルの直列接続による遅延を無くして高速動作が可能な半導体集積回路装置を提供する。
【解決手段】 半導体集積回路装置は、それぞれが、ゲート端子をワード線と接続されたセルトランジスタＱ０〜Ｑ３と、セルトランジスタのソース端子に一端を接続された強誘電体キャパシタＣ０〜Ｃ３と、を具備する複数の第１メモリセルを具備する。複数の第１メモリセルのそれぞれのセルトランジスタのドレイン端子を第１ローカルビット線ＬＢＬとし且つそれぞれの強誘電体キャパシタの他端を第１プレート線ＰＬとして、第１リセットトランジスタは、ソース端子を第１プレート線と接続され、且つドレイン端子を第１ローカルビット線と接続される。第１ブロック選択トランジスタＱＳは、ソース端子を第１ローカルビット線と接続され、且つドレイン端子を第１ビット線と接続される。 （もっと読む）

【課題】コンタクト抵抗の安定したビット線コンタクトプラグを有するスタックトセルを備えた半導体装置、およびその製造方法を提供することにある。
【解決手段】第１の層間絶縁膜１３には、スタックトキャパシタ１６のストレージノード１９ｂに接続するストレージノードコンタクトプラグ１４ｂ、及びビット線拡散層に接続する第１のビット線コンタクトプラグ１５ｂが形成され、第２の層間絶縁膜１８内には、スタックトキャパシタ１６、及び第１のビット線コンタクトプラグ１５ｂに接続する第２のビット線コンタクトプラグ２０ｂが形成され、第３の層間絶縁膜２４内には、スタックトキャパシタ１６のプレート電極２２に接続するセルプレートコンタクトプラグ２５ｂ、及び第２のビット線コンタクトプラグ２０ｂに接続する第３のビット線コンタクトプラグ２６ｂが形成されている。 （もっと読む）

【課題】 高速、小面積で、かつ低消費電力を実現する強誘電体を搭載した半導体記憶装置を提供する。
【解決手段】 複数のメモリセルと、各々が同一行に並ぶ複数のメモリセルに共通に接続された複数のビット線ＢＬと、各々が同一列に並ぶ複数のメモリセルに共通に接続された複数のワード線ＷＬおよびプレート線ＣＰと、列方向に並ぶ複数のプレート電位供給線ＣＰＳと、該複数のプレート電位供給線の各々と、対応する複数のプレート線の各々とを電気的に接続する手段とを備える。プレート電位供給線は、プレート線より低抵抗の材料で構成され、複数のメモリセルのキャパシタの各々は、その周囲を水素バリア膜ＨＢで包括され、複数のプレート電位供給線は、水素バリア膜ＨＢより下方に配置され、複数のプレート電位供給線ＣＰＳは、平面的に見て水素バリア膜が配置されている領域内において、同一のプレート線の複数箇所で同一のプレート線と電気的に接続されている。 （もっと読む）

【課題】 データ保持時間を長くしつつセル電流を向上した半導体装置を提供することを目的とする。
【解決手段】 埋め込み絶縁膜１０１を有する半導体基板１００の埋め込み絶縁膜１０１上に、フローティングウェル領域１０２とフローティングウェル領域１０２を挟むソース／ドレイン領域１０３と、フローティングウェル領域１０２内に設けられたトレンチ１０６ａ内部にゲート絶縁膜１０５を介して形成されたゲート電極１０６とを備えることにより、ソース／ドレイン領域１０３の不純物イオン濃度を低濃度に保ちリーク電流を抑えてデータ保持時間を長くしつつセル電流を向上する。 （もっと読む）

【課題】ある程度の小さいメモリセルを実現しつつ、プレート線を共有化でき、且つメモリセルの直列接続による遅延を無くして高速動作が可能な半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、それぞれが、ゲート端子をワード線と接続されたセルトランジスタＱ０〜Ｑ３と、セルトランジスタのソース端子に一端を接続された強誘電体キャパシタＣ０〜Ｃ３と、を具備する複数の第１メモリセルを具備する。複数の第１メモリセルのそれぞれのセルトランジスタのドレイン端子を第１ローカルビット線ＬＢＬとし且つそれぞれの強誘電体キャパシタの他端を第１プレート線ＰＬとして、第１リセットトランジスタは、ソース端子を第１プレート線と接続され、且つドレイン端子を第１ローカルビット線と接続される。第１ブロック選択トランジスタＱＳは、ソース端子を第１ローカルビット線と接続され、且つドレイン端子を第１ビット線と接続される。 （もっと読む）

【課題】 強誘電体キャパシタのディスタープ特性を損なうことなく、強誘電体メモリセルの高集積化を実現する。
【解決手段】 本発明の不揮発性半導体記憶装置は、導電性材料からなる電極２２の間に強誘電体膜２１を設けてなる強誘電体キャパシタ２６と、シリコン基板１１の主面に対して垂直方向に強誘電体キャパシタ２６の電極２２および強誘電体膜２１が複数積層されてなるセルキャパシタブロック２３と、ドレイン電極およびソース電極に強誘電体キャパシタ２６が電気的に並列接続されたセルトランジスタ２０と、強誘電体キャパシタ２６およびセルトランジスタ２０からなるメモリセル１９と、複数のメモリセル１９が電気的に直列に接続されたセルブロック１３を有する。 （もっと読む）

【課題】レイアウトパターンの均一性を高めて製造時の加工バラツキを抑制した半導体記憶装置を提供する。
【解決手段】半導体基板上に形成された１箇所のＮ型の拡散層ＯＤごとに、ワード線ＷＬまたはビット線選択線ＫＳとの交差位置に、２つのメモリセルゲートＴＧ、またはビット線接続ゲートＳＷが形成され、Ｎ型の拡散層ＯＤの中央部付近は、２つのゲートに共通のソース／ドレイン領域とされる一方、両端部付近は、各ゲートに個別のソース／ドレイン領域とされる。ソース／ドレイン領域は、ストレージコンタクトＣＡを介して、メモリセルキャパシタのストレージ電極に接続され、またはサブビット線コンタクトＣＨおよびメタル配線のビアを介して、サブビット線、またはメインビット線に接続される。メモリセルゲートＴＧおよびビット線接続ゲートＳＷは、４つ単位で同一のパターンを繰り返すように配置される。 （もっと読む）