【課題】ガラス基板あるいはプラスチック基板の絶縁素材基板上への強誘電体薄膜及び常誘電体薄膜の形成方法、およびそれを利用した強誘電体メモリの製造方法を提供する。
【解決手段】絶縁素材基板１上にスピンコート法により非晶質のＰＺＴ薄膜２を堆積し、ライン状に整形された５３２ｎｍの波長をもつ連続発振レーザビーム４を酸化物２の表面３にスキャン照射して結晶化させることで、優れた強誘電特性が得られる。対象となる酸化物２に集中的にしかも短時間で最適な熱を与えることができるため、基板１や他の層の温度上昇を押さえることが可能である。また、レーザービーム照射により酸化膜の温度が急激に上昇しても短時間での処理となり、蒸発などによる組成のずれを最小限にすることが可能である。特にガラス基板あるいはプラスチック基板の絶縁素材基板１を用いるため、基板への熱損失が少なく、有効に結晶化を行うことができる。 （もっと読む）

【課題】強誘電体メモリセルに保持されたデータの読み出しマージンの低下を防止する。
【解決手段】強誘電体トランジスタＦＴＲは、ゲート絶縁膜に強誘電体膜ＦＦを有し、読み出しワード線ＲＷＬにソース／ドレインの一方が接続され、読み出しビット線ＲＢＬにソース／ドレインの他方が接続され、プレート線ＰＬにウエルＮＷが接続されている。選択トランジスタＳＴＲは、書き込みワード線ＷＷＬにゲートが接続され、書き込みビット線ＷＢＬにソース／ドレインの一方が接続され、強誘電体トランジスタのゲートにソース／ドレインの他方が接続されている。強誘電体トランジスタのソースおよびドレインを用いて読み出し動作を行うことで、読み出し動作時に、強誘電体トランジスタのゲート絶縁膜を構成する強誘電体膜に電圧が印加されることを避けることができ、強誘電体膜の分極状態が変化することを防止できる。 （もっと読む）

【課題】動作速度が速くかつ単位セルサイズの小さい強誘電体メモリを提供する。
【解決手段】半導体記憶装置は、ワード線と、ビット線と、プレート線と、ビット線に接続されたサブビット線と、強誘電体キャパシタの一端に接続されたドレイン、および、ワード線に接続されたゲートを含むセルトランジスタと、強誘電体キャパシタおよびセルトランジスタを含む複数のメモリセル、リセットトランジスタ、および、ブロック選択トランジスタを含むセルブロックであって、セルトランジスタのソースがプレート線に接続され、強誘電体キャパシタの他端がサブビット線に接続され、ブロック選択トランジスタのソースおよびドレインがそれぞれサブビット線およびビット線に接続され、リセットトランジスタのソースがプレート線に接続され、リセットトランジスタのドレインがサブビット線に接続されたセルブロックとを備え、複数のセルブロックによってメモリセルアレイを構成する。 （もっと読む）

【課題】絶縁膜に設けたホールパターンに形成された導電体膜の断線を防止できる構造を備えた半導体装置を提供する。
【解決手段】半導体装置の製造方法は、第１の導電体膜上に絶縁膜を形成し、絶縁膜を露出する開口部を有するマスク膜を用いた異方性エッチングにより、開口部に露出した絶縁膜の上部に凹部を形成すると共に、マスク膜の側壁部下部に反応生成物を付着させる。次に、等方性エッチングにより、マスク膜の側壁部を水平方向に後退させると共に、異方性エッチングにより、凹部の底部に露出した絶縁膜を垂直方向に掘り下げながら、マスク膜の側壁部下部に付着した反応生成物を除去する。次に、異方性エッチングにより、凹部の周囲に存在する絶縁膜を鉛直方向に掘り下げて段差部を形成すると共に、凹部の底部を貫通させて第１の導電体膜を露出させる。その後、第１の導電体膜の上に第２の導電体膜を形成する。 （もっと読む）

【課題】電源電圧の変化、温度変化に対してタイミング変動の小さいタイミング制御回路、及び該回路を備えた半導体装置の提供。
【解決手段】入力クロックを用いた第１のクロック生成回路、及び第２のクロック生成回路と、前記第１のクロック信号と、前記第２のクロック信号と、コマンドデコーダから活性化信号と、タイミングレジスタから遅延時間を選択する選択信号とを受け、前記活性化信号の活性化から、前記選択信号によって規定される、前記第１の周期の所定倍（ｍ）の時間と、前記第２の周期の所定倍（ｎ）の時間とを合成した時間に対応したタイミング生成回路とを備え、タイミングレジスタはｍ、ｎの値を記憶し、タイミングレジスタに記憶するのは、モードレジスタセットコマンドの時の初期化シーケンスで実施する。動作状態では、前記のタイミングレジスタに記憶した情報をもとに、タイミング生成回路から所望のタイミングで、タイミング信号を出力する。 （もっと読む）

【課題】配線層にスイッチ素子を有するプログラム可能な半導体装置の提供。
【解決手段】第１の配線層１０１の配線と第２の配線層１０２の配線を接続するビア１０３の内部、ビアの第１の配線との接触部、第２の配線との接触部のうちの少なくとも１つに、電解質材料１０４等導電率が可変の部材が配設され、ビア１０３は、第１の配線との接触部を第１の端子、第２の配線との接触部を第２の端子とする導電率が可変型のスイッチ素子又は可変抵抗素子として用いられ、スイッチ素子の導電率を変えることで、第１の
端子と第２の端子との接触部との接続状態を、短絡、開放、又はその中間状態に可変に設定自在とされる。金属イオンの酸化還元反応によって、第１の電極と第２の電極間の導電率が変化する２端子スイッチ素子を備え、第１の電極に接続された逆極性の第１、第２のトランジスタと、第２の電極に接続された逆極性の第３、第４のトランジスタを備えている。 （もっと読む）

【課題】配線層にスイッチ素子を有するプログラム可能な半導体装置の提供。
【解決手段】第１の配線層１０１の配線と第２の配線層１０２の配線を接続するビア１０３の内部、ビアの第１の配線との接触部、第２の配線との接触部のうちの少なくとも１つに、電解質材料１０４等導電率が可変の部材が配設され、ビア１０３は、第１の配線との接触部を第１の端子、第２の配線との接触部を第２の端子とする導電率が可変型のスイッチ素子又は可変抵抗素子として用いられ、スイッチ素子の導電率を変えることで、第１の
端子と第２の端子との接触部との接続状態を、短絡、開放、又はその中間状態に可変に設定自在とされる。金属イオンの酸化還元反応によって、第１の電極と第２の電極間の導電率が変化する２端子スイッチ素子を備え、第１の電極に接続された逆極性の第１、第２のトランジスタと、第２の電極に接続された逆極性の第３、第４のトランジスタを備えている。 （もっと読む）

【課題】セラミックス膜の表面モフォロジを改善することができる、セラミックス膜の製造方法を提供する。このセラミックス膜の製造方法により得られたセラミックス膜を提供する。このセラミックス膜が適用された半導体装置および圧電素子を提供する。
【解決手段】セラミックス膜の製造方法は、原材料体２０を結晶化することにより、セラミックス膜３０を形成する工程を含み、原材料体２０は、種類が異なる原料を混在した状態で含み、種類が異なる原料同士は、原料の結晶化における結晶成長条件および結晶成長機構の少なくとも一方が相互に異なる関係にある。 （もっと読む）

【課題】アクチュエータ、液体噴射ヘッド、並びに、強誘電体メモリに用いられ、信頼性が高く、かつ圧電特性が良好な圧電素子およびその製造方法を提供する。
【解決手段】圧電素子１００は、基体１０と、基体１０側から順に形成された下部電極層２０、ＰＺＴ，ＰＺＴＮ，ＰＺＴＮＳ等を用いた圧電体層３０および上部電極層４０を有する積層体５０と、積層体５０の上方に空洞部６２を介して形成され、水素などの還元種から、積層体５０を保護する機能を有する酸化アルミニウムなどのバリア層７０と、を含み、バリア層７０は、少なくとも圧電体層３０および上部電極層４０と、接触していない。 （もっと読む）

【課題】キャパシタの下部電極とプラグとの接触抵抗の増加を抑制した半導体装置を提供する。
【解決手段】キャパシタと、キャパシタよりも下層の素子または配線にキャパシタの電極１８を接続するためのプラグ１２とを有する半導体装置であって、上記プラグ１２は、素子または配線に接触する接続部と、基板平面と平行な面である平行面が接続部の平行面よりも大きい、キャパシタの電極１８に接触するパッド部とを有し、上記キャパシタは、パッド部と接触する部位がパッド部の平行面と等しく、かつ、パッド部の平行面と等しい部位が基板平面の垂直方向に高さを有する構成である。 （もっと読む）

【課題】キャパシタの形成に際して、水分や有機物といったキャパシタのリーク電流を増大させる物質が容量絶縁膜に含まれることを抑制する。
【解決手段】半導体装置の製造方法は、シリコン基板の上部にキャパシタ収容絶縁膜１４を形成するステップと、キャパシタ収容絶縁膜１４の表面に下部電極１６、金属酸化物からなる容量絶縁膜１７、及び、アモルファス状態の上部電極１８を順次に成膜するステップと、酸化性ガス雰囲気中で上部電極１８及び容量絶縁膜１７をアニール処理するステップと、を有する。 （もっと読む）

【課題】液相法において、組成制御性がよく、しかも鉛などの金属成分の再利用が可能な強誘電体形成用の前駆体組成物、該前駆体組成物の製造方法、および前駆体組成物を用いた強誘電体膜の製造方法を提供すること。
【解決手段】前駆体組成物は、強誘電体を形成するための前駆体を含む前駆体組成物であって、前記強誘電体は、一般式ＡＢ_１−ｘＣ_ｘＯ_３で示され、Ａ元素は少なくともＰｂからなり、Ｂ元素はＺｒ、Ｔｉ、Ｖ、ＷおよびＨｆの少なくとも一つからなり、Ｃ元素は、ＮｂおよびＴａの少なくとも一つからなり、前記前駆体は、少なくとも前記Ｂ元素およびＣ元素を含み、かつ一部にエステル結合を有する。 （もっと読む）

【課題】立体構造のゲート電極をフォトリソグラフィで加工することなく、ゲートコンタクトとゲート電極との接続を確保する。
【解決手段】半導体装置１０は縦型トランジスタであり、第１及び第２のシリコンピラー１５Ａ、１５Ｂと、第１のゲート絶縁膜１９Ａを介してシリコンピラー１５Ａの側面を覆う第１のゲート電極２０Ａと、第２のゲート絶縁膜１９Ｂを介してシリコンピラー１５Ｂの側面を覆う第２のゲート電極２０Ｂと、シリコンピラー１５Ａ、１５Ｂの下部に設けられた第１の拡散層１８と、第１のシリコンピラー１５Ｂの上部に設けられた第２の拡散層２６とを備えている。第２の拡散層２６は、シリコンピラー１５Ａの形成に用いたハードマスクを除去することによって形成されたスルーホール内に設けられている。第１のゲート電極２０Ａは、第２のゲート電極２０Ｂを介してゲートコンタクト２９ｃに接続されている。 （もっと読む）

【課題】 高速動作が可能で、しかも可逆的に安定した書き換え特性と、良好な抵抗値のリテンション特性とを有する不揮発性記憶素子及びその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置及びその製造方法の提供。
【解決手段】
下部電極１０３と上部電極１０６との間に介在され、両電極１０３，１０６間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する可変抵抗層１０５が、少なくともタンタルと窒素とを含む酸化物層を含んでおり、その酸化物層は、タンタルと窒素とを含むタンタル窒化物層の少なくとも一部を酸化することにより形成される。 （もっと読む）

【課題】不揮発性の半導体記憶素子と、揮発性の半導体記憶素子とを、同一の半導体基板上に高集積かつ低コストで製造する方法を提供する。
【解決手段】選択トランジスタ及び別の選択トランジスタを形成する工程と、抵抗変化型素子ＲＭ及び静電容量素子ＣＭを形成する工程とを備え、抵抗変化型素子ＲＭは、選択トランジスタに接続される第１電極２１と、抵抗変化層２２と、第２電極２３とを順次積層することにより形成し、静電容量素子ＣＭは、別の選択トランジスタに接続される第３電極４１と、誘電体層４２と、第４電極４３とを順次積層することにより形成し、誘電体層４２及び抵抗変化層２２を相互に同一の材料で形成し、第１電極２１または第２電極２３の何れか一方を、第３電極４１及び第４電極４３と同一の材料で形成すると共に、第１電極２１または第２電極２３の何れか他方を、第３電極４１及び第４電極４３と異なる材料で形成する。 （もっと読む）

【課題】半導体記憶装置に係り、特に、高集積化されたＤＲＡＭを、少ない工程数で、且つ微細なセル面積で実現できる半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板１０に形成されたメモリセルトランジスタと、メモリセルトランジスタのゲート電極２０の上面及び側面を覆う絶縁膜４２と、ソース拡散層２４上に開口したスルーホール４０と、ドレイン拡散層２６上に開口したスルーホール３８とが形成された層間絶縁膜３６と、スルーホール４０内壁及び底部に形成され、ソース拡散２４層に接続されたキャパシタ蓄積電極４６と、キャパシタ蓄積電極４６を覆うキャパシタ誘電体膜４８と、キャパシタ誘電体膜４８を覆うキャパシタ対向電極５４とを有するキャパシタと、スルーホール３８の内壁及び底部に形成され、ドレイン拡散層と接続されたコンタクト用導電膜４４とにより構成する。 （もっと読む）

【課題】低電流で書き込み／消去動作を行っても、情報保持が可能である記憶素子を提供する。
【解決手段】第１の電極１及び第２の電極４の間に記憶層５が挟まれて構成され、この記憶層５が、イオン化するＣｕを含有するイオン化層３と、このイオン化層３よりも充分に抵抗値の高い高抵抗層２とから成り、イオン化層３が、Ｓ，Ｓｅ，Ｔｅから選ばれるカルコゲン元素を１種以上とＳｉとを含有し、イオン化層３において、Ｃｕ含有量（原子％）／カルコゲン元素含有量（原子％）の組成比が１以上３以下であり、イオン化層３におけるＳｉの含有量（原子％）が１０％以上４５％以下である記憶素子１０を構成する。 （もっと読む）

【課題】均一性の高い強誘電体メモリセルからなる強誘電体メモリを得る。
【解決手段】強誘電体キャパシタと強誘電体キャパシタの両端に並列に接続されたトランジスタからなる複数の強誘電体メモリセルが直列に接続されたブロックと、トランジスタの各々に接続されたワード線と、ブロックの一方の端に接続された選択トランジスタと、選択トランジスタに接続されたビット線と、ブロックの他方の端に接続されたプレート線を備え、ブロックに接続されている強誘電体メモリセルは、奇数個であることを特徴とする強誘電体半導体記憶装置を提供することにより上記課題を解決する。 （もっと読む）

【課題】メモリ領域とロジック領域との間に形成される層間絶縁膜の上面の段差によるショートが生じたとしても、寄生容量の増大等を伴うことなく、動作に不具合を生じないようにする。
【解決手段】半導体装置は、ビット線２Ａ及びダミービット線２Ｄを有するメモリ回路領域Ｍと、該メモリ回路領域Ｍと隣接する周辺回路領域Ｌとが形成された半導体基板を備えている。メモリ回路領域Ｍは、周辺回路領域Ｌと隣接する領域にダミーセル領域Ｄを有し、ダミーセル領域Ｄには、ダミービット線２Ｄと、該ダミービット線２Ｄの下方に形成されたセルプレート４と、該セルプレート４とダミービット線２Ｄとを電気的に接続する導電性を有するプレートコンタクト６とが形成されている。 （もっと読む）

【課題】ＳＲＡＭセルに必要な配線層を減らすことができる半導体装置及びその設計方法を提供すること。
【解決手段】半導体装置は、ビットライン２２が容量素子３１より下方にあるスタック型の構成を有するＤＲＡＭとＳＲＡＭとが混載されてなる。そして、ＳＲＡＭのノード間接続２４は、ＤＲＡＭの容量下部電極３２が形成される層以下であって、ビットライン２２が形成される層以上の層の、例えば容量コンタクト２３と同じ層に形成されている。 （もっと読む）