【課題】データ伝送速度を高めつつ、メモリ面積も縮小する。
【解決手段】メモリ領域１のビット線ＢＬは、Ｙ方向に延びて第１センスアンプ領域２に形成された第１センスアンプ回路ＳＡ１に接続される。ローカルデータ線ＬＤＱ、ＢＬＤＳが、第１センスアンプ領域２、配線領域５を介して第２センスアンプ領域３まで配設される。第２センスアンプ領域３の第２センスアンプ回路ＳＡ２からは、メインデータ線ＭＤＱ、ＢＭＤＱが、Ｘ方向に延びてメモリ領域１上に最上層のＭ４配線として配設される。 （もっと読む）

【課題】製造プロセスの工程数を少なくし得ると同時に低い接続抵抗を実現し得る構造を持つ半導体装置の製造方法を提供する。
【解決手段】この製造方法は、セルトランジスタの拡散領域２０６Ａ，２０６Ｃ，２０６Ｄ，２０６Ｆに達する第１のコンタクトホールと、セルトランジスタの拡散領域２０６Ｂ，２０６Ｅに達するビット線コンタクトホールと、このビット線コンタクトホールに連通する配線溝とを第１の絶縁膜２０８Ｐに埋め込み形成する。また、これら第１のコンタクトホール、ビット線コンタクトホールおよび配線溝に導電性材料を埋め込むことでそれぞれ第１のコンタクトプラグ２１０Ａ〜２１０Ｄとビット線コンタクト２１１Ｂ，２１１Ｆとを形成し、第１のコンタクトプラグ２１０Ａ〜２１０Ｄを、第２の絶縁膜２１２に形成された開口部を介して、第３の絶縁膜２１４Ｐに形成されたキャパシタと電気的に接続する。 （もっと読む）

【課題】 ＤＲＡＭメモリセルのセル容量に記憶されたデータの検出に使用されるセンス増幅器に、より短いビット線を配線すること。
【解決手段】 ダイナミックランダムアクセスメモリ（ＤＲＡＭ）素子は、異なる金属層に形成されたローカルビット線およびグローバルビット線を有する階層ビット線構造を有する。ローカルビット線は、複数のローカルビット線区分に分けられ、ビット線絶縁スイッチが、ローカルビット線区分を、グローバルビット線に接続するように、またはグローバルビット線から切断するように構成される。その結果、長さ当たりでより低い静電容量を有するグローバルビット線が、メモリセルのセル容量から離れたセンス増幅器への信号のルーティングに使用されるため、長さ当たりでより高い静電容量を有するローカルビット線を短くすることができる。 （もっと読む）

【課題】複数の容量部が接続された容量プレート上面とロジック部とで配線層の高さを同じにするメモリ混載の半導体装置、および製造方法を提供する。
【解決手段】半導体装置の製造方法は、ロジック部の第１領域３の第１層間層４３、５３に配線３４を形成する工程と、配線形成後にメモリ部の第２領域２の第１層間層４３、５３における表面領域をエッチングする工程と、エッチングした領域に容量１２用の複数のシリンダ開口部を形成する工程と、複数のシリンダ開口部に下部電極層１２Ｃ、誘電体層１２Ｂ及び共通上部電極１２Ａ、１３を形成して、複数の容量部１２を形成する工程とを具備する。複数の容量部１２を形成する工程は、第１層間層４３、５３の上面と共通上部電極１２Ａ、１３の上面とが略同一平面上になるように共通上部電極１２Ａ、１３を形成する工程を備える。 （もっと読む）

【課題】回路を形成する領域を確保しつつ、十分な耐圧、容量を備えた容量素子を備える半導体装置を提供する。
【解決手段】半導体装置は、ＤＲＡＭセルのキャパシタ上部電極１９と、上部電極１９の下方に形成されたキャパシタ下部電極１７とを含む情報記憶部と、情報記憶部へのアクセスを制御するアクセストランジスタとを有するメモリセルと、アクセストランジスタに接続され、情報記憶部にデータの書き込み又は読み出しを行うビット線１６と、アクセストランジスタのゲート電極に接続され、アクセストランジスタを制御するワード線と、キャパシタ上部電極１９の上方に形成された第１金属配線２１と同一層からなる上部電極２３と、キャパシタ上部電極１９と同一層の下部電極２２とを有し、メモリセルが形成された領域外に形成された容量素子とを備える。 （もっと読む）

【課題】膜の膨れによる欠陥の発生を防止することで半導体装置の品質向上と歩留まりの向上を図る半導体装置の製造方法を提供する。
【解決手段】シリコン基板の上方に第２層間絶縁膜を形成し（ステップＳ１００）、第１熱処理を行い（ステップＳ１１０）、その後に基板洗浄を行う（ステップＳ１２０）。下部電極密着膜及び第１導電性膜を形成したら、第１導電性膜に表面処理して不純物を除去し（ステップＳ１７０）、第１導電性膜を大気に晒すことなく第１誘電体膜を形成する（ステップＳ１８０）。さらに、第１誘電体膜を表面処理して不純物を除去し（ステップＳ２００）、第１誘電体膜を大気に晒すことなく第２誘電体膜を形成する（ステップＳ２１０）。 （もっと読む）

【課題】選択トランジスタと抵抗変化素子との間の配線抵抗を低減して、抵抗変化素子の消去動作を安定して行うことを可能にする半導体記憶装置とその製造方法を提供する。
【解決手段】半導体基板１１に形成された第１ＭＯＳトランジスタ２と、半導体基板１１に形成されていて第１ＭＯＳトランジスタ２の二つの第１拡散層１６Ａ，１７Ａの一つの第１拡散層１７Ａを共通の拡散層とする第２ＭＯＳトランジスタ３と、第１ＭＯＳトランジスタ２の第１ゲート電極１３Ａと第２ＭＯＳトランジスタ３の第２ゲート電極１３Ｂとの間に第１，第２サイドウォール絶縁膜１５Ａ，１５Ｂを介して形成されていて共通の拡散層１８に接続された抵抗変化素子４を有する。抵抗変化層２２は、金属酸化物膜からなる記憶層２４と、記憶層２４に金属イオンを供給もしくは記憶層２４に供給した金属イオンを受給するイオン源層２５からなる。 （もっと読む）

【課題】抵抗変化層に接触する下部電極の部分の全域に均一に電界を集中させることで、特性ばらつきをなくすことを可能にする記憶素子とその製造方法および半導体記憶装置を提供する。
【解決手段】第１電極２１と、第１電極２１に対向した位置に形成された第２電極２３と、第１電極２１と前記第２電極２３との間に挟まれて形成された抵抗変化層２２とを有し、第１電極２１は、筒状体でかつ前記抵抗変化層２２側より抵抗変化層２２とは反対側の方が厚く形成されている。 （もっと読む）

【課題】半導体界面のダングリングボンドを終端させて、リーク電流が少ない半導体装置の製造方法を提供する。
【解決手段】ボンディングパッド４０が設けられる最上層の配線層３９の上に、フッ素を含んだ介在層４１としてＣＶＤ法によりよって形成されたフッ素含有酸化シリコン膜（ＳｉＯＦ）を設ける。この上にパッシベーション膜４２としてプラズマＣＶＤ法により形成した窒化シリコン膜を設け、フッ素に対するバリアとする。この後熱処理を行い、フッ素をシリコン基板の表面に拡散させる。 （もっと読む）

【課題】動作信頼性が高く、高速なダイレクトヴェリファイ動作を実現する。
【解決手段】可変セル抵抗ＲcellとアクセストランジスタＡＴをプレート線ＰＬとビット線ＢＬとの間に直列接続させているメモリセルＭＣと、駆動制御部と、センスラッチ回路７１と、インヒビット制御のためのヴェリファイパスラッチ７４およびトランスファゲート回路ＴＧ１と、を有する。センスラッチ回路７１は、駆動制御部がダイレクトヴェリファイ動作を制御することによるＢＬ電位変化を、例えばセンスビット補線（／ＳＢＬ）の電位を基準に電圧センスする。その電圧センス結果をヴェリファイパスラッチ７４が保持し、その保持結果に基づいてトランスファゲート回路ＴＧ１をオフすることで、追加の書き込みまたは消去パルスの印加によってセンスノード（センスビット線ＳＢＬ）が電気的に変動することを禁止（インヒビット）する。 （もっと読む）

【課題】小型化、高密度化が可能であって、かつ、既存の半導体製造技術と整合性の良いメモリセルアレイを提供する。
【解決手段】複数のメモリセル１００をアレイ状に配置したメモリセルアレイ１０において、メモリセル１００はＭＯＳトランジスタ１１０とＭＯＳトランジスタ１１０の一方の拡散層１１２ａに接続する第１電極１１３を有するコンタクトホール１０１ａ内に形成されたナノギャップ素子１２０とを有し、ナノギャップ素子１２０は第１導電体１２１と第１導電体１２１の上方に設けられた第２導電体１２２との間への所定電圧の印加により抵抗値の変化現象が生じるナノメートルオーダーの間隙を有し、ワード線ＷＬはＭＯＳトランジスタ１１０のゲート領域１１５と接続し、第１ビット線ＢＬ１はＭＯＳトランジスタ１１０の他方の拡散層１１２ｂに接続された第２電極１１４と接続し、第２ビット線ＢＬ２は第２導電体１２２と接続していることを特徴とする。 （もっと読む）

【課題】トレードオフの関係にある繰り返し動作回数と低電圧動作特性とを同時に満足させることの可能な記憶素子を提供する。
【解決手段】下部電極３と上部電極６の間に高抵抗層４とイオン源層５とを備える。高抵抗層４は、Ｔｅを含む酸化物から構成されている。Ｔｅ以外の他の元素、例えばＡｌや、Ｚｒ，Ｔａ，Ｈｆ，Ｓｉ，Ｇｅ，Ｎｉ，Ｃｏ，ＣｕおよびＡｕのいずれかを添加してもよい。ＴｅにＡｌを添加し、更にＣｕおよびＺｒを加えたものとする場合、高抵抗層４の組成比は、酸素を除いて、３０≦Ｔｅ≦１００原子％、０≦Ａｌ≦７０原子％、および０≦Ｃｕ＋Ｚｒ≦３６原子％の範囲で調整することが望ましい。イオン源層５は、少なくとも一種の金属元素と、Ｔｅ，ＳおよびＳｅのうち少なくとも一種類のカルコゲン元素とから構成される。 （もっと読む）

【課題】過去の熱履歴等によるキャパシタのインプリント現象をリセットし、また、以降の処理によるインプリント現象の影響を低減することができる強誘電体記憶装置の初期化方法を提供する。
【解決手段】本発明に係る強誘電体記憶装置の初期化方法は、下部電極(9)と上部電極(13)との間に配置された強誘電体膜(11)を有するメモリセルがアレイ状に配置された強誘電体記憶装置をパッケージする工程と、前記下部電極および上部電極に電位を印加する検査工程と、前記検査工程の後において、前記上部電極に第１の電位［０Ｖ］を、前記下部電極に前記第１の電位より高い第２の電位［Ｖｃｃ］を印加した後、動作保証温度より高い第１温度で熱処理する工程と、を有する。また、前記第１温度を、前記検査工程における検査温度およびパッケージ工程における処理温度より高くする。 （もっと読む）

【課題】簡便な方法により、マスク側壁への反応生成物の堆積を防止することができる半導体装置を製造する方法を提供する。
【解決手段】下部電極２１、強誘電体、常誘電体、反強誘電体等による誘電体層２２、及び上部電極２３を含むキャパシタを複数備える半導体装置の製造方法は、上部電極層をパターニングして、複数の上部電極２３、２３’、２３”を形成する工程と、複数の上部電極２３、２３”を被覆し、かつ最端に配置された上部電極２３’の少なくとも一方側の端部を露出する第１マスクパターンを形成する工程と、第１マスクパターンを用いて、誘電体層２２をパターニングする工程とを有する。 （もっと読む）

【課題】プレート線と各メモリセルブロックとの間の配線およびビット線の配線の設計を容易化し、微細化に適した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、並列接続されたセルトランジスタおよび強誘電体キャパシタがセルを成し、セルが直列接続されて第１から第８のセルブロックを成し、該セルブロックは、同一のワード線に接続され、該セルブロックの一端はブロック選択トランジスタを介してビット線に接続され、該セルブロックの他端は互いに異なるプレート線に接続され、動作時において、第１から第４のビット線のうちの１本のビット線、および、第５から第８のビット線のうち１本のビット線が選択的にセンスアンプに接続され、ビット線とプレート線との間に直列接続されるメモリセル数は、第１から第４のメモリセルブロックにおいて各々異なり、尚且つ、第５から第８のメモリセルブロックにおいて各々異なる。 （もっと読む）

【課題】強誘電体キャパシタの所望の分極特性を得ることが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板１に形成されたＭＯＳトランジスタ１０２と、ＭＯＳトランジスタ１０２と並列に接続された強誘電体キャパシタ１０３と、備え、強誘電体キャパシタ１０３は、ＭＯＳトランジスタ１０２上方に形成されたキャパシタ膜１０４と、ソース領域１ａに電気的に接続され、キャパシタ膜１０４の一方の側壁に接して形成された第１のキャパシタ電極１０と、ドレイン領域１ａに電気的に接続され、キャパシタ膜の他方の側壁に接して形成された第２のキャパシタ電極１０と、を有し、キャパシタ膜１０４は、上面に形成される膜を所定の方向に配向させるための第１の絶縁膜８と、この第１の絶縁膜８上に半導体基板１に対して垂直な方向に配向するように形成された強誘電体膜と９、から成る膜が複数積層された積層膜１０４ａで、構成されている。 （もっと読む）

【課題】内部に形成されるキャパシタの特性を向上することができる強誘電体メモリ等の半導体装置を提供する。
【解決手段】半導体基板の上方の絶縁膜１８上に形成されるキャパシタ下部電極２０ｑと、キャパシタ下部電極２０ｑの上に形成されるキャパシタ誘電体膜２１ｑと、誘電体膜２１ｑの上に形成されるキャパシタ上部電極２２ｑとを有するキャパシタＱであって、キャパシタ上部電極２２ｑの側面のうち半導体基板の上面に対する下部側面の第１の角度を上部側面の第２の角度より小さくしている。これにより、キャパシタ上部電極とその下の誘電体膜を覆う保護絶縁膜をカバレッジ良く形成することができる。カバレッジ良く形成された保護絶縁膜は、キャパシタ保護機能が高くなるので、キャパシタの還元元素による劣化を防止して、キャパシタ特性を向上することができる。 （もっと読む）

【課題】酸素バリア性と水素バリア性を有し、強誘電体キャパシタの構造が簡単で製造方法が容易な強誘電体メモリ装置およびその製造方法を提供する。
【解決手段】プラグ電極２４に接続された導電性バリア膜１と、導電性バリア膜１上に配置され、導電性バリア膜１を介してプラグ電極２４に接続された下部電極２と、下部電極２上に配置された強誘電体膜３と、強誘電体膜３上に配置された上部電極４と、上部電極４上に配置された導電性水素バリア膜５と、導電性水素バリア膜５上に配置され、導電性水素バリア膜５を介して上部電極４に接続されたＶＩＡ電極２６と、導電性水素バリア膜５上、および導電性バリア膜１，下部電極２、強誘電体膜３，上部電極４，および導電性水素バリア膜５の側壁上に配置された絶縁性水素バリア膜６とを備える。 （もっと読む）

【課題】１Ｔ１Ｒ型のメモリセルを用いて、抵抗変化層を形成するホールとメモリセルからの引き出し配線およびメモリセル領域の周辺の回路などの配線をほぼ同時に形成できる構成の装置およびその簡素化された製造方法を提供する。
【解決手段】基板１０１およびトランジスタ１０５の上に形成された第１の層間絶縁層１１５を貫通して形成された第１のホール内１１６に埋め込まれた抵抗変化層１１７と、抵抗変化層を第１の層間絶縁層の下側および上側から挟む第１の配線１１３および第３の配線１１９とからなる記憶素子と、第２のホール１２１内に埋め込まれた導電性のコンタクトプラグ１２４を第１の層間絶縁層の下側および上側から挟む第２の配線１１４および第４の配線１２５とからなる接続部とを備え、記憶素子１２０とトランジスタ１０５とが直列に接続されたメモリセル１２６が、コンタクトプラグ１２４による周辺回路などと接続されている。 （もっと読む）

【課題】シリンダ孔の側面が外側に膨らむ現象（ボーイング）をより抑制して、高アスペクト比の深孔を形成できると共に、深孔の外抜き工程で電極が倒壊しないＤＲＡＭ等の半導体装置の製造方法を提供する。
【解決手段】半導体基板１１の表面部分に拡散層を形成し、その上部に第１絶縁膜１３，１７を形成する工程と、第１絶縁膜１３，１７を貫通し、拡散層以外の半導体基板１１の表面部分及び拡散層の表面部分にそれぞれ接する放電プラグ２２及び導体プラグ１５，１８を形成する工程と、第１絶縁膜１７、放電プラグ２２及び導体プラグ１８を覆う導電性を有するアモルファスカーボン等の炭素含有膜２３を形成する工程と、炭素含有膜２３を貫通し、導体プラグ１８に接する第１導電膜２９を形成する工程と、炭素含有膜２３を除去して第１導電膜２９を露出させる工程と、有する。 （もっと読む）