半導体装置
【課題】回路を形成する領域を確保しつつ、十分な耐圧、容量を備えた容量素子を備える半導体装置を提供する。
【解決手段】半導体装置は、ＤＲＡＭセルのキャパシタ上部電極１９と、上部電極１９の下方に形成されたキャパシタ下部電極１７とを含む情報記憶部と、情報記憶部へのアクセスを制御するアクセストランジスタとを有するメモリセルと、アクセストランジスタに接続され、情報記憶部にデータの書き込み又は読み出しを行うビット線１６と、アクセストランジスタのゲート電極に接続され、アクセストランジスタを制御するワード線と、キャパシタ上部電極１９の上方に形成された第１金属配線２１と同一層からなる上部電極２３と、キャパシタ上部電極１９と同一層の下部電極２２とを有し、メモリセルが形成された領域外に形成された容量素子とを備える。
【解決手段】半導体装置は、ＤＲＡＭセルのキャパシタ上部電極１９と、上部電極１９の下方に形成されたキャパシタ下部電極１７とを含む情報記憶部と、情報記憶部へのアクセスを制御するアクセストランジスタとを有するメモリセルと、アクセストランジスタに接続され、情報記憶部にデータの書き込み又は読み出しを行うビット線１６と、アクセストランジスタのゲート電極に接続され、アクセストランジスタを制御するワード線と、キャパシタ上部電極１９の上方に形成された第１金属配線２１と同一層からなる上部電極２３と、キャパシタ上部電極１９と同一層の下部電極２２とを有し、メモリセルが形成された領域外に形成された容量素子とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ（Dynamic Random Access Memory）回路とロジック回路とが混載する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置が高速化し、その高速動作を安定化させるデカップリング容量素子がより多く必要とされている。しかし、半導体装置自体は小型化しているため、デカップリング容量素子の領域を確保することは、より困難となっている。
【０００３】
デバイスの微細化、低消費電力化のため、デバイス内部の電源電圧自体は低下し続けている。しかし、ＵＳＢ（Universal Serial Bus）、ＤＤＲ（Double Data Rate）等のインターフェース規格は、ＪＥＤＥＣで定められている電圧（３．３Ｖなど）を使用しなければならない。このため、デバイス内部とＩ／Ｏでは異なる電圧が用いられる場合が多くなってきている。
【０００４】
ＤＲＡＭとロジック回路が混載された半導体装置において、ロジック回路領域に形成される容量素子の電極構造について従来技術を説明する。
【０００５】
ここで、図４〜６を参照して、本発明の課題について説明する。図４に示す例では、ＤＲＡＭセルのキャパシタ上部電極の上層の第１金属配線１を下部電極、第２金属配線２を上部電極として平行平板の容量素子が形成されている。近年のプロセスにおいて、第１金属配線１より上層は、寄生容量低減のため、層間絶縁膜の材質としてＬｏｗ−Ｋ材が使われる。よって、第１金属配線１と第２金属配線２で平行平板容量素子を構成する場合、このＬｏｗ−Ｋ材が容量絶縁膜となる。
【０００６】
このＬｏｗ−Ｋ材は誘電率が低く、容量としては不向きである。また、第２金属配線２までの配線リソースを消費してしまうため、配線の本来の目的である回路接続に使用できる自由度が少なくなる。
【０００７】
図５に示す例では、ポリシリコン３を上部電極、ウェル４（拡散層１１）を下部電極とし、ゲート酸化膜５を容量絶縁膜として容量素子が形成されている。図５に示す例では、容量絶縁膜としてゲート酸化膜を使用するため、単位面積当たりの容量は大きい。しかし、本来はトランジスタを作るべき領域を容量素子として消費してしまい、容量素子を形成する領域には回路を作りこむことができない。
【０００８】
図６に示す例では、ＤＲＡＭセルのキャパシタ上部電極７を上部電極とし、ＤＲＡＭセルのキャパシタ下部電極８を下部電極として容量素子を形成している。すなわち、ＤＲＡＭセルそのものを、ロジック領域での容量素子として用いている例が特許文献１に示されている。この場合、容量素子がＤＲＡＭセルそのものであるため、単位面積あたりの容量は大きい。
【０００９】
しかし、ＤＲＡＭセルのキャパシタの絶縁耐圧が低い。そのため、その耐圧を越えるような大きな振幅のノイズが発生する可能性のある電源のデカップリング容量素子として使用するには信頼性上問題がある。まして、ＵＳＢなどの３．３Ｖインターフェース向け電源のデカップリング容量素子として使うには、耐圧が低すぎて使用することができない。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−１６８７８０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
このように、ＤＲＡＭとロジック回路が混載された半導体装置において容量素子を形成する場合、回路を形成する領域を確保しつつ、十分な耐圧、容量を備えた容量素子を形成することが困難であるという問題がある。
【課題を解決するための手段】
【００１２】
本発明の一態様に係る半導体装置は、ＤＲＡＭセルのキャパシタ上部電極１９と、当該上部電極１９の下方に形成されたキャパシタ下部電極１７とを含む情報記憶部と、情報記憶部へのアクセスを制御するアクセストランジスタとを有するメモリセルと、アクセストランジスタに接続され、情報記憶部にデータの書き込み又は読み出しを行うビット線１６と、アクセストランジスタのゲート電極に接続され、アクセストランジスタを制御するワード線と、キャパシタ上部電極１９の上方に形成された第１金属配線２１と同一層からなる上部電極２３と、キャパシタ上部電極１９と同一層の下部電極２２とを有し、メモリセルが形成された領域外に形成された容量素子とを備えるものである。これにより、ＤＲＡＭ部とＬＯＧＩＣ部とを混載した半導体装置において、十分な耐圧、容量を備えた平行平板の容量素子を備える半導体装置を提供することができる。
【発明の効果】
【００１３】
本発明によれば、回路を形成する領域を確保しつつ、十分な耐圧、容量を備えた容量素子を備える半導体装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１に係る半導体装置の構成を示す図である。
【図２】実施の形態２に係る半導体装置の構成を示す図である。
【図３】実施の形態３に係る半導体装置の構成を示す図である。
【図４】本発明の課題を説明するための図である。
【図５】本発明の課題を説明するための図である。
【図６】本発明の課題を説明するための図である。
【発明を実施するための形態】
【００１５】
実施の形態１．
本発明の実施の形態１に係る半導体装置について、図１を参照して説明する。図１は、本実施の形態に係る半導体装置の構成を示す図である。図１に示すように、本実施の形態に係る半導体装置は、ＤＲＡＭ部とロジック部とが混載されたものである。
【００１６】
図１の上側に平行平板の容量素子の平面図を示し、下側の左にＤＲＡＭ部、右にＬＯＧＩＣ部の容量素子が設けられた領域の断面図を示す。なお、図１の平面図においては、説明のため、視認できない下層の構成要素も図示している。
【００１７】
半導体基板には、所定の間隔で複数の拡散層１１が形成されている。半導体基板上において、拡散層１１の間には、ゲート酸化膜１２、ゲート電極１３が積層して形成されている。ＤＲＡＭ部の拡散層１１、ゲート電極１３は、メモリセル内の情報記憶部へのアクセスを制御するアクセストランジスタを構成する。
【００１８】
ここでは図示していないが、アクセストランジスタのゲート電極１３にはワード線が接続されている。ワード線からゲート電極１３に制御電圧を印加することにより、アクセストランジスタがＯＮ状態となり、ビット線１６により後述する情報記憶部へのデータの書き込み又は読み出しが行われる。なお、図１において、断面図には、素子分離絶縁膜（例えば、ＳＴＩ（Shallow Trench Isolation）など）は記載していない。
【００１９】
拡散層１１上には、第１コンタクト層１４が形成されている。図１のＤＲＡＭ部において、両側の第１コンタクト層１４上には、第２コンタクト層１５が形成されている。この第１コンタクト層１４、第２コンタクト層１５は、ＤＲＡＭセルを拡散層１１に接続する。図１のＤＲＡＭ部の中央の第１コンタクト層１４上にはビット線１６が形成されている。
【００２０】
第２コンタクト層１５上には、ＤＲＡＭセルのキャパシタ下部電極１７、誘電体層１８、ＤＲＡＭセルのキャパシタ上部電極１９が順次積層されたＤＲＡＭキャパシタが形成されている。ＤＲＡＭキャパシタがＤＲＡＭセルの情報記憶部である。ＤＲＡＭセルのキャパシタ上部電極１９の上には第３コンタクト層２０が形成され、その上に第１金属配線２１が形成されている。なお、ここでは図示していないが、ＤＲＡＭセルのキャパシタ上部電極１９と第１金属配線２１間などの各工程で形成される層間には層間絶縁膜が形成される。
【００２１】
ＬＯＧＩＣ部には、拡散層１１、ゲート酸化膜１２、ゲート電極１３、第１コンタクト層１４、第２コンタクト層１５、第３コンタクト層２０、第１金属配線２１が上述した同一の構成要素と同時に形成されている。
【００２２】
ここで、ＬＯＧＩＣ部内に形成された平行平板の容量素子について説明する。容量素子は、ＤＲＡＭセル形成工程で形成されるＤＲＡＭセルのキャパシタ上部電極１９と同工程の電極層を下部電極２２とし、その後の工程で形成される第１金属配線２１と同工程の電極層を上部電極２３としている。この容量素子は、情報記憶部及びアクセストランジスタを含むメモリセルが形成された領域外に形成されている。容量素子の下部電極２２となるキャパシタ上部電極１９の電極層は、ビット線１６を構成する電極層より後の工程で形成される。
【００２３】
下部電極２２と上部電極２３の間には、層間絶縁膜２４が形成されている。層間絶縁膜２４は、ＤＲＡＭセルのキャパシタ上部電極１９と第１金属配線２１との間の層間絶縁膜と同時に形成される。
【００２４】
下部電極２２は、ＤＲＡＭセル形成時に作られる第３コンタクト層２０により、容量素子の上部電極２３とは別のノードとなる第１金属配線２１と同工程の金属配線に接続されている。上部電極２３は第１金属配線２１その物であるため、そのまま電極と兼用してもよいし、必要に応じてその後に形成される第２金属配線（不図示）に接続してもよい。
【００２５】
近年のプロセスでは、配線間の寄生容量低減のため、第１金属配線間およびその上位層においては、層間絶縁膜としてＬｏｗ−Ｋ材が使われている。これに対し、第１金属配線２１より下位層では、強度、放熱の問題から、一般的にＬｏｗ−Ｋ材は使われない。従って、本発明である下部電極２２と上部電極２３との間の層間絶縁膜２４は、その上層の層間絶縁膜よりも誘電率が高い。
【００２６】
また、コンタクト高さを押さえたい等の理由で、ＤＲＡＭセルのキャパシタ上部電極１９と第１金属配線２１との間の層間絶縁膜厚は薄くする傾向がある。一方、第１金属配線２１とその上位層である第２金属配線との間の層間絶縁膜は、寄生容量の増加を防ぐため、薄くすることができない。従って、一般的に、ＤＲＡＭセルのキャパシタ上部電極１９と第１金属配線２１の間の層間絶縁膜は、第１金属配線とその上位層の層間絶縁膜に比べて薄い。
【００２７】
本実施の形態においては、ＤＲＡＭセルのキャパシタ上部電極１９と第１金属配線２１との間の層間絶縁膜２４を、容量素子の絶縁膜として用いている。上述のように、層間絶縁膜２４は誘電率が高く、膜厚が他の層間絶縁膜と比較して薄い。これにより、本実施の形態に係る半導体装置の容量素子の単位面積当たりの容量を増加させることができる。
【００２８】
図１のようなデカップリング容量素子を形成することにより、同じ面積で、より大きなノイズ低減効果が期待できる。また、必要な容量が決まっている場合は、より小さな面積で同じノイズ低減効果が得られる。
【００２９】
また、ＤＲＡＭセルのキャパシタ容量膜と比較すると、本実施の形態の容量絶縁膜となる層間絶縁膜２４厚い。このため、ＤＲＡＭセルやゲート酸化膜による容量よりも、本実施の形態の容量絶縁膜の耐圧が高い。このため、ＤＲＡＭセルキャパシタ構造の容量素子では不可能なＵＳＢ等の３．３Ｖインターフェース系のデカップリング容量素子として使用可能である。
【００３０】
また、本実施の形態では、容量素子の形成に第１金属配線２１の上層に形成される第２金属配線等を使用しない。これにより、第２金属配線を本来の目的である回路配線に使用することができる。その結果、チップサイズの削減、配線層数削減に大きな効果が期待できる。
【００３１】
実施の形態２．
本発明の実施の形態２に係る半導体装置について、図２を参照して説明する。図２は、本実施の形態に係る半導体装置の構成を示す図である。図２において、図１と同一の構成要素には同一の符号を付し、説明を省略する。
【００３２】
図２の上側に平行平板の容量素子及びＬＯＧＩＣ部の平面図を示し、下側の左にＤＲＡＭ部、右にＬＯＧＩＣ部の容量素子が設けられた領域の断面図を示す。なお、図２の平面図においては、説明のため、視認できない下層の構成要素も図示している。
【００３３】
本実施の形態に係る半導体装置は、実施の形態１と同様に、ＤＲＡＭ部とロジック部とが混載されたものである。ＤＲＡＭ部の構成については、実施の形態１と同様であるため、説明を省略する。尚、図２においても、断面図には素子分離絶縁膜は記載していない。
【００３４】
図２に示すように、本実施の形態では、平行平板の容量素子と同じ平面位置において、当該容量素子の下方位置に、拡散層１１、ゲート酸化膜１２、ゲート電極１３、第１コンタクト層１４を有するトランジスタ等のデバイス素子、ビット線１６と同一工程で形成された配線層１６ａ等を用いた回路が構成されている。トランジスタを接続する配線層として、ビット線１６と同一層の配線層１６ａが用いられている。
【００３５】
また、配線層１６ａには、第１コンタクト層１４を介して拡散層１１が接続されている。この拡散層１１は、トランジスタのソース又はドレインなる。このように、本実施の形態によれば、容量素子の下層において、容量素子と同一の平面位置に、回路を形成することができ、チップ面積削減に大きな効果が期待できる。
【００３６】
実施の形態３．
本発明の実施の形態３に係る半導体装置について、図３を参照して説明する。図３は、本実施の形態に係る半導体装置の構成を示す図である。図３において、図１、２と同一の構成要素には同一の符号を付し、説明を省略する。
【００３７】
図３の上側に本発明の平行平板の容量素子及びゲート容量素子の平面図を示し、下側の左にＤＲＡＭ部、右にＬＯＧＩＣ部の容量素子が設けられた領域の断面図を示す。なお、図３の平面図においては、説明のため、視認できない下層の構成要素も図示している。
【００３８】
本実施の形態では、ＤＲＡＭセルのキャパシタ上部電極１９と同一層からなる下部電極２２と第１金属配線２１と同一層からなる上部電極２３とで構成される容量素子と同一の平面位置において、当該容量素子の下方位置に、ビット線１６と同一層の配線層１６ａとトランジスタとを用いて構成されたゲート容量素子が形成されている。具体的には、ゲート容量素子は、拡散層１１、ゲート酸化膜１２、電極層１３ａ、第１コンタクト層１４、配線層１６ａ、ウェル２５を備える。
【００３９】
図３に示すように、ＬＯＧＩＣ部において、半導体基板には、ウェル２５が形成されている。ウェル２５内には、２つの拡散層１１が離間して設けられている。半導体基板上において、２つの拡散層１１の間にはゲート酸化膜１２、電極層１３ａが順次積層して形成されている。電極層１３ａは、アクセストランジスタのゲート電極１３と同一層で形成されている。
【００４０】
拡散層１１には第１コンタクト層１４を介してビット線１６と同一層の配線層１６ａが接続されている。従って、ＬＯＧＩＣ部において、ＤＲＡＭセルのキャパシタ上部電極１９−第１金属配線２１を含む容量素子の下方位置には、配線層１６ａに接続された拡散層１１と、アクセストランジスタのゲート電極１３と同一層で形成された電極層１３ｂとを含むＭＯＳ（ＭＩＳ）容量素子が形成されている。
【００４１】
通常のロジックＬＳＩ方式では、ＭＯＳトランジスタのゲート電極と拡散層（ウエル電位／基板電位）を第１金属配線に接続してＭＯＳ容量素子（ＭＯＳキャパシタ）を構成する。本実施の形態では、同じ第１金属配線２１までしか使用せずに、ゲート酸化膜１２を容量絶縁膜とする容量素子と、ＤＲＡＭセルのキャパシタ上部電極１９−第１金属配線２１を含む容量素子の２つを構成することができる。これにより、より効率的に容量を確保することができる。
【００４２】
この異なる２つの容量は、同電位である必要はない。このため、ゲート酸化膜１２による容量素子で、低い電圧のデカップリング容量素子を構成し、ＤＲＡＭセルのキャパシタ上部電極１９−第１金属配線２１を含む容量部で高い電圧のデカップリング容量素子を構成すること可能である。これにより、多電源のＬＳＩのニーズに合わせた効率的な容量素子を構成することが可能である。
【００４３】
以上説明したように、本発明によれば、ＤＲＡＭ部とＬＯＧＩＣ部とを混載した半導体装置において、プロセス工程の追加を一切必要とせずに、ＤＲＡＭセルのキャパシタ上部電極１９と同一層を下部電極２２とし、第１金属配線２１と同一層を上部電極２３として平行平板の容量素子を形成することができる。これにより、回路を形成する領域を確保しつつ、十分な耐圧、容量を備えた容量素子を備える半導体装置を実現することができる。
【００４４】
また、上述の容量素子と同一の平面位置に、トランジスタ等を備える回路や、ゲート酸化膜１２を利用したＭＯＳ容量素子等を形成することができる。従って、金属配線による平行平板容量素子、ゲート酸化膜を使用したＭＯＳ容量素子、ＤＲＡＭセルキャパシタ構造の容量素子、それぞれ適した用途に容量素子を形成することができる。
【００４５】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上述の実施の形態においては、ＤＲＡＭを例として説明としたが、本発明はＦｅＲＡＭやＭＲＡＭ、相変化メモリなどトランジスタのゲート位置より上方位置に情報記憶部を有するメモリに適用することが可能である。
【符号の説明】
【００４６】
１１ 拡散部
１２ ゲート酸化膜
１３ ゲート電極
１３ａ 電極層
１４ 第１コンタクト層
１５ 第２コンタクト層
１６ ビット線
１６ａ 配線層
１７ ＤＲＡＭセルのキャパシタ下部電極
１８ 誘電体層
１９ ＤＲＡＭセルのキャパシタ上部電極
２０ 第３コンタクト層
２１ 第１金属配線
２２ 下部電極
２３ 上部電極
２４ 層間絶縁膜
２５ ウェル
【技術分野】
【０００１】
本発明は、ＤＲＡＭ（Dynamic Random Access Memory）回路とロジック回路とが混載する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置が高速化し、その高速動作を安定化させるデカップリング容量素子がより多く必要とされている。しかし、半導体装置自体は小型化しているため、デカップリング容量素子の領域を確保することは、より困難となっている。
【０００３】
デバイスの微細化、低消費電力化のため、デバイス内部の電源電圧自体は低下し続けている。しかし、ＵＳＢ（Universal Serial Bus）、ＤＤＲ（Double Data Rate）等のインターフェース規格は、ＪＥＤＥＣで定められている電圧（３．３Ｖなど）を使用しなければならない。このため、デバイス内部とＩ／Ｏでは異なる電圧が用いられる場合が多くなってきている。
【０００４】
ＤＲＡＭとロジック回路が混載された半導体装置において、ロジック回路領域に形成される容量素子の電極構造について従来技術を説明する。
【０００５】
ここで、図４〜６を参照して、本発明の課題について説明する。図４に示す例では、ＤＲＡＭセルのキャパシタ上部電極の上層の第１金属配線１を下部電極、第２金属配線２を上部電極として平行平板の容量素子が形成されている。近年のプロセスにおいて、第１金属配線１より上層は、寄生容量低減のため、層間絶縁膜の材質としてＬｏｗ−Ｋ材が使われる。よって、第１金属配線１と第２金属配線２で平行平板容量素子を構成する場合、このＬｏｗ−Ｋ材が容量絶縁膜となる。
【０００６】
このＬｏｗ−Ｋ材は誘電率が低く、容量としては不向きである。また、第２金属配線２までの配線リソースを消費してしまうため、配線の本来の目的である回路接続に使用できる自由度が少なくなる。
【０００７】
図５に示す例では、ポリシリコン３を上部電極、ウェル４（拡散層１１）を下部電極とし、ゲート酸化膜５を容量絶縁膜として容量素子が形成されている。図５に示す例では、容量絶縁膜としてゲート酸化膜を使用するため、単位面積当たりの容量は大きい。しかし、本来はトランジスタを作るべき領域を容量素子として消費してしまい、容量素子を形成する領域には回路を作りこむことができない。
【０００８】
図６に示す例では、ＤＲＡＭセルのキャパシタ上部電極７を上部電極とし、ＤＲＡＭセルのキャパシタ下部電極８を下部電極として容量素子を形成している。すなわち、ＤＲＡＭセルそのものを、ロジック領域での容量素子として用いている例が特許文献１に示されている。この場合、容量素子がＤＲＡＭセルそのものであるため、単位面積あたりの容量は大きい。
【０００９】
しかし、ＤＲＡＭセルのキャパシタの絶縁耐圧が低い。そのため、その耐圧を越えるような大きな振幅のノイズが発生する可能性のある電源のデカップリング容量素子として使用するには信頼性上問題がある。まして、ＵＳＢなどの３．３Ｖインターフェース向け電源のデカップリング容量素子として使うには、耐圧が低すぎて使用することができない。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−１６８７８０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
このように、ＤＲＡＭとロジック回路が混載された半導体装置において容量素子を形成する場合、回路を形成する領域を確保しつつ、十分な耐圧、容量を備えた容量素子を形成することが困難であるという問題がある。
【課題を解決するための手段】
【００１２】
本発明の一態様に係る半導体装置は、ＤＲＡＭセルのキャパシタ上部電極１９と、当該上部電極１９の下方に形成されたキャパシタ下部電極１７とを含む情報記憶部と、情報記憶部へのアクセスを制御するアクセストランジスタとを有するメモリセルと、アクセストランジスタに接続され、情報記憶部にデータの書き込み又は読み出しを行うビット線１６と、アクセストランジスタのゲート電極に接続され、アクセストランジスタを制御するワード線と、キャパシタ上部電極１９の上方に形成された第１金属配線２１と同一層からなる上部電極２３と、キャパシタ上部電極１９と同一層の下部電極２２とを有し、メモリセルが形成された領域外に形成された容量素子とを備えるものである。これにより、ＤＲＡＭ部とＬＯＧＩＣ部とを混載した半導体装置において、十分な耐圧、容量を備えた平行平板の容量素子を備える半導体装置を提供することができる。
【発明の効果】
【００１３】
本発明によれば、回路を形成する領域を確保しつつ、十分な耐圧、容量を備えた容量素子を備える半導体装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１に係る半導体装置の構成を示す図である。
【図２】実施の形態２に係る半導体装置の構成を示す図である。
【図３】実施の形態３に係る半導体装置の構成を示す図である。
【図４】本発明の課題を説明するための図である。
【図５】本発明の課題を説明するための図である。
【図６】本発明の課題を説明するための図である。
【発明を実施するための形態】
【００１５】
実施の形態１．
本発明の実施の形態１に係る半導体装置について、図１を参照して説明する。図１は、本実施の形態に係る半導体装置の構成を示す図である。図１に示すように、本実施の形態に係る半導体装置は、ＤＲＡＭ部とロジック部とが混載されたものである。
【００１６】
図１の上側に平行平板の容量素子の平面図を示し、下側の左にＤＲＡＭ部、右にＬＯＧＩＣ部の容量素子が設けられた領域の断面図を示す。なお、図１の平面図においては、説明のため、視認できない下層の構成要素も図示している。
【００１７】
半導体基板には、所定の間隔で複数の拡散層１１が形成されている。半導体基板上において、拡散層１１の間には、ゲート酸化膜１２、ゲート電極１３が積層して形成されている。ＤＲＡＭ部の拡散層１１、ゲート電極１３は、メモリセル内の情報記憶部へのアクセスを制御するアクセストランジスタを構成する。
【００１８】
ここでは図示していないが、アクセストランジスタのゲート電極１３にはワード線が接続されている。ワード線からゲート電極１３に制御電圧を印加することにより、アクセストランジスタがＯＮ状態となり、ビット線１６により後述する情報記憶部へのデータの書き込み又は読み出しが行われる。なお、図１において、断面図には、素子分離絶縁膜（例えば、ＳＴＩ（Shallow Trench Isolation）など）は記載していない。
【００１９】
拡散層１１上には、第１コンタクト層１４が形成されている。図１のＤＲＡＭ部において、両側の第１コンタクト層１４上には、第２コンタクト層１５が形成されている。この第１コンタクト層１４、第２コンタクト層１５は、ＤＲＡＭセルを拡散層１１に接続する。図１のＤＲＡＭ部の中央の第１コンタクト層１４上にはビット線１６が形成されている。
【００２０】
第２コンタクト層１５上には、ＤＲＡＭセルのキャパシタ下部電極１７、誘電体層１８、ＤＲＡＭセルのキャパシタ上部電極１９が順次積層されたＤＲＡＭキャパシタが形成されている。ＤＲＡＭキャパシタがＤＲＡＭセルの情報記憶部である。ＤＲＡＭセルのキャパシタ上部電極１９の上には第３コンタクト層２０が形成され、その上に第１金属配線２１が形成されている。なお、ここでは図示していないが、ＤＲＡＭセルのキャパシタ上部電極１９と第１金属配線２１間などの各工程で形成される層間には層間絶縁膜が形成される。
【００２１】
ＬＯＧＩＣ部には、拡散層１１、ゲート酸化膜１２、ゲート電極１３、第１コンタクト層１４、第２コンタクト層１５、第３コンタクト層２０、第１金属配線２１が上述した同一の構成要素と同時に形成されている。
【００２２】
ここで、ＬＯＧＩＣ部内に形成された平行平板の容量素子について説明する。容量素子は、ＤＲＡＭセル形成工程で形成されるＤＲＡＭセルのキャパシタ上部電極１９と同工程の電極層を下部電極２２とし、その後の工程で形成される第１金属配線２１と同工程の電極層を上部電極２３としている。この容量素子は、情報記憶部及びアクセストランジスタを含むメモリセルが形成された領域外に形成されている。容量素子の下部電極２２となるキャパシタ上部電極１９の電極層は、ビット線１６を構成する電極層より後の工程で形成される。
【００２３】
下部電極２２と上部電極２３の間には、層間絶縁膜２４が形成されている。層間絶縁膜２４は、ＤＲＡＭセルのキャパシタ上部電極１９と第１金属配線２１との間の層間絶縁膜と同時に形成される。
【００２４】
下部電極２２は、ＤＲＡＭセル形成時に作られる第３コンタクト層２０により、容量素子の上部電極２３とは別のノードとなる第１金属配線２１と同工程の金属配線に接続されている。上部電極２３は第１金属配線２１その物であるため、そのまま電極と兼用してもよいし、必要に応じてその後に形成される第２金属配線（不図示）に接続してもよい。
【００２５】
近年のプロセスでは、配線間の寄生容量低減のため、第１金属配線間およびその上位層においては、層間絶縁膜としてＬｏｗ−Ｋ材が使われている。これに対し、第１金属配線２１より下位層では、強度、放熱の問題から、一般的にＬｏｗ−Ｋ材は使われない。従って、本発明である下部電極２２と上部電極２３との間の層間絶縁膜２４は、その上層の層間絶縁膜よりも誘電率が高い。
【００２６】
また、コンタクト高さを押さえたい等の理由で、ＤＲＡＭセルのキャパシタ上部電極１９と第１金属配線２１との間の層間絶縁膜厚は薄くする傾向がある。一方、第１金属配線２１とその上位層である第２金属配線との間の層間絶縁膜は、寄生容量の増加を防ぐため、薄くすることができない。従って、一般的に、ＤＲＡＭセルのキャパシタ上部電極１９と第１金属配線２１の間の層間絶縁膜は、第１金属配線とその上位層の層間絶縁膜に比べて薄い。
【００２７】
本実施の形態においては、ＤＲＡＭセルのキャパシタ上部電極１９と第１金属配線２１との間の層間絶縁膜２４を、容量素子の絶縁膜として用いている。上述のように、層間絶縁膜２４は誘電率が高く、膜厚が他の層間絶縁膜と比較して薄い。これにより、本実施の形態に係る半導体装置の容量素子の単位面積当たりの容量を増加させることができる。
【００２８】
図１のようなデカップリング容量素子を形成することにより、同じ面積で、より大きなノイズ低減効果が期待できる。また、必要な容量が決まっている場合は、より小さな面積で同じノイズ低減効果が得られる。
【００２９】
また、ＤＲＡＭセルのキャパシタ容量膜と比較すると、本実施の形態の容量絶縁膜となる層間絶縁膜２４厚い。このため、ＤＲＡＭセルやゲート酸化膜による容量よりも、本実施の形態の容量絶縁膜の耐圧が高い。このため、ＤＲＡＭセルキャパシタ構造の容量素子では不可能なＵＳＢ等の３．３Ｖインターフェース系のデカップリング容量素子として使用可能である。
【００３０】
また、本実施の形態では、容量素子の形成に第１金属配線２１の上層に形成される第２金属配線等を使用しない。これにより、第２金属配線を本来の目的である回路配線に使用することができる。その結果、チップサイズの削減、配線層数削減に大きな効果が期待できる。
【００３１】
実施の形態２．
本発明の実施の形態２に係る半導体装置について、図２を参照して説明する。図２は、本実施の形態に係る半導体装置の構成を示す図である。図２において、図１と同一の構成要素には同一の符号を付し、説明を省略する。
【００３２】
図２の上側に平行平板の容量素子及びＬＯＧＩＣ部の平面図を示し、下側の左にＤＲＡＭ部、右にＬＯＧＩＣ部の容量素子が設けられた領域の断面図を示す。なお、図２の平面図においては、説明のため、視認できない下層の構成要素も図示している。
【００３３】
本実施の形態に係る半導体装置は、実施の形態１と同様に、ＤＲＡＭ部とロジック部とが混載されたものである。ＤＲＡＭ部の構成については、実施の形態１と同様であるため、説明を省略する。尚、図２においても、断面図には素子分離絶縁膜は記載していない。
【００３４】
図２に示すように、本実施の形態では、平行平板の容量素子と同じ平面位置において、当該容量素子の下方位置に、拡散層１１、ゲート酸化膜１２、ゲート電極１３、第１コンタクト層１４を有するトランジスタ等のデバイス素子、ビット線１６と同一工程で形成された配線層１６ａ等を用いた回路が構成されている。トランジスタを接続する配線層として、ビット線１６と同一層の配線層１６ａが用いられている。
【００３５】
また、配線層１６ａには、第１コンタクト層１４を介して拡散層１１が接続されている。この拡散層１１は、トランジスタのソース又はドレインなる。このように、本実施の形態によれば、容量素子の下層において、容量素子と同一の平面位置に、回路を形成することができ、チップ面積削減に大きな効果が期待できる。
【００３６】
実施の形態３．
本発明の実施の形態３に係る半導体装置について、図３を参照して説明する。図３は、本実施の形態に係る半導体装置の構成を示す図である。図３において、図１、２と同一の構成要素には同一の符号を付し、説明を省略する。
【００３７】
図３の上側に本発明の平行平板の容量素子及びゲート容量素子の平面図を示し、下側の左にＤＲＡＭ部、右にＬＯＧＩＣ部の容量素子が設けられた領域の断面図を示す。なお、図３の平面図においては、説明のため、視認できない下層の構成要素も図示している。
【００３８】
本実施の形態では、ＤＲＡＭセルのキャパシタ上部電極１９と同一層からなる下部電極２２と第１金属配線２１と同一層からなる上部電極２３とで構成される容量素子と同一の平面位置において、当該容量素子の下方位置に、ビット線１６と同一層の配線層１６ａとトランジスタとを用いて構成されたゲート容量素子が形成されている。具体的には、ゲート容量素子は、拡散層１１、ゲート酸化膜１２、電極層１３ａ、第１コンタクト層１４、配線層１６ａ、ウェル２５を備える。
【００３９】
図３に示すように、ＬＯＧＩＣ部において、半導体基板には、ウェル２５が形成されている。ウェル２５内には、２つの拡散層１１が離間して設けられている。半導体基板上において、２つの拡散層１１の間にはゲート酸化膜１２、電極層１３ａが順次積層して形成されている。電極層１３ａは、アクセストランジスタのゲート電極１３と同一層で形成されている。
【００４０】
拡散層１１には第１コンタクト層１４を介してビット線１６と同一層の配線層１６ａが接続されている。従って、ＬＯＧＩＣ部において、ＤＲＡＭセルのキャパシタ上部電極１９−第１金属配線２１を含む容量素子の下方位置には、配線層１６ａに接続された拡散層１１と、アクセストランジスタのゲート電極１３と同一層で形成された電極層１３ｂとを含むＭＯＳ（ＭＩＳ）容量素子が形成されている。
【００４１】
通常のロジックＬＳＩ方式では、ＭＯＳトランジスタのゲート電極と拡散層（ウエル電位／基板電位）を第１金属配線に接続してＭＯＳ容量素子（ＭＯＳキャパシタ）を構成する。本実施の形態では、同じ第１金属配線２１までしか使用せずに、ゲート酸化膜１２を容量絶縁膜とする容量素子と、ＤＲＡＭセルのキャパシタ上部電極１９−第１金属配線２１を含む容量素子の２つを構成することができる。これにより、より効率的に容量を確保することができる。
【００４２】
この異なる２つの容量は、同電位である必要はない。このため、ゲート酸化膜１２による容量素子で、低い電圧のデカップリング容量素子を構成し、ＤＲＡＭセルのキャパシタ上部電極１９−第１金属配線２１を含む容量部で高い電圧のデカップリング容量素子を構成すること可能である。これにより、多電源のＬＳＩのニーズに合わせた効率的な容量素子を構成することが可能である。
【００４３】
以上説明したように、本発明によれば、ＤＲＡＭ部とＬＯＧＩＣ部とを混載した半導体装置において、プロセス工程の追加を一切必要とせずに、ＤＲＡＭセルのキャパシタ上部電極１９と同一層を下部電極２２とし、第１金属配線２１と同一層を上部電極２３として平行平板の容量素子を形成することができる。これにより、回路を形成する領域を確保しつつ、十分な耐圧、容量を備えた容量素子を備える半導体装置を実現することができる。
【００４４】
また、上述の容量素子と同一の平面位置に、トランジスタ等を備える回路や、ゲート酸化膜１２を利用したＭＯＳ容量素子等を形成することができる。従って、金属配線による平行平板容量素子、ゲート酸化膜を使用したＭＯＳ容量素子、ＤＲＡＭセルキャパシタ構造の容量素子、それぞれ適した用途に容量素子を形成することができる。
【００４５】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上述の実施の形態においては、ＤＲＡＭを例として説明としたが、本発明はＦｅＲＡＭやＭＲＡＭ、相変化メモリなどトランジスタのゲート位置より上方位置に情報記憶部を有するメモリに適用することが可能である。
【符号の説明】
【００４６】
１１ 拡散部
１２ ゲート酸化膜
１３ ゲート電極
１３ａ 電極層
１４ 第１コンタクト層
１５ 第２コンタクト層
１６ ビット線
１６ａ 配線層
１７ ＤＲＡＭセルのキャパシタ下部電極
１８ 誘電体層
１９ ＤＲＡＭセルのキャパシタ上部電極
２０ 第３コンタクト層
２１ 第１金属配線
２２ 下部電極
２３ 上部電極
２４ 層間絶縁膜
２５ ウェル
【特許請求の範囲】
【請求項１】
上部電極層と、前記上部電極層の下方に形成された下部電極層とを含む情報記憶部と、前記情報記憶部へのアクセスを制御するアクセストランジスタとを有するメモリセルと、
前記アクセストランジスタに接続され、前記情報記憶部にデータの書き込み又は読み出しを行うビット線と、
前記アクセストランジスタのゲート電極に接続され、前記アクセストランジスタを制御するワード線と、
前記上部電極層の上方に形成された第１の金属配線と、前記上部電極と同一層の電極層とを有し、前記メモリセルが形成された領域外に形成された第１の容量素子と、
を備える半導体装置。
【請求項２】
前記第１の容量素子の下部電極層となる前記上部電極と同一層の電極層は、前記ビット線を構成する電極層より後の工程で形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の容量素子の下方位置に形成され、前記ビット線を構成する配線層と同一層の配線層に接続された拡散層をソース又はドレインとするトランジスタを備える請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の容量素子の下方位置に形成され、前記ビット線を構成する配線層と同一層の配線層に接続された拡散層と、前記アクセストランジスタのゲート電極と同一層の電極層とを含む第２の容量素子を備える請求項１又は２に記載の半導体装置。
【請求項５】
前記第１容量素子の電極間に印加される電圧と前記第２容量素子に印加される電圧は異なることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記メモリセルは、ＤＲＡＭセル、ＦｅＲＡＭセル、相変化メモリであることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項１】
上部電極層と、前記上部電極層の下方に形成された下部電極層とを含む情報記憶部と、前記情報記憶部へのアクセスを制御するアクセストランジスタとを有するメモリセルと、
前記アクセストランジスタに接続され、前記情報記憶部にデータの書き込み又は読み出しを行うビット線と、
前記アクセストランジスタのゲート電極に接続され、前記アクセストランジスタを制御するワード線と、
前記上部電極層の上方に形成された第１の金属配線と、前記上部電極と同一層の電極層とを有し、前記メモリセルが形成された領域外に形成された第１の容量素子と、
を備える半導体装置。
【請求項２】
前記第１の容量素子の下部電極層となる前記上部電極と同一層の電極層は、前記ビット線を構成する電極層より後の工程で形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の容量素子の下方位置に形成され、前記ビット線を構成する配線層と同一層の配線層に接続された拡散層をソース又はドレインとするトランジスタを備える請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の容量素子の下方位置に形成され、前記ビット線を構成する配線層と同一層の配線層に接続された拡散層と、前記アクセストランジスタのゲート電極と同一層の電極層とを含む第２の容量素子を備える請求項１又は２に記載の半導体装置。
【請求項５】
前記第１容量素子の電極間に印加される電圧と前記第２容量素子に印加される電圧は異なることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記メモリセルは、ＤＲＡＭセル、ＦｅＲＡＭセル、相変化メモリであることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−３７６８（Ｐ２０１１−３７６８Ａ）
【公開日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願番号】特願２００９−１４６１７９（Ｐ２００９−１４６１７９）
【出願日】平成２１年６月１９日（２００９．６．１９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願日】平成２１年６月１９日（２００９．６．１９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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