【課題】ガードリング周辺のメモリセル領域から周辺回路領域へのエッチング液の染み込みを防止する。
【解決手段】半導体装置の製造方法は、メモリセル領域及び周辺回路領域が画定された半導体基板上に第１の層間絶縁膜を形成し、第１の層間絶縁膜の一部を除去してメモリセル領域の周囲にガードリング溝を形成し、ガードリング溝を金属導電材で埋めてガードリングとし、ガードリングを覆うように第１の層間絶縁膜上にサポート膜を形成し、メモリセル領域のサポート膜に開口を形成し、開口を通してウエットエッチングを行うことで、周辺回路領域の第１の層間絶縁膜を残したまま、メモリセル領域の第１の層間絶縁膜を除去する。 （もっと読む）

【課題】容量絶縁膜の絶縁性の劣化が生じにくく、かつ容量プレート電極の厚みが薄い半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、互いに異なる平面面積を持つメモリセル部と補償容量部とを単一の基板上に備える。メモリセル部と補償容量部とは、同一構成の容量プレート電極を含む。容量プレート電極は、ボロンドープシリコンゲルマニウム膜と金属膜とを含む積層構造を有している。 （もっと読む）

【課題】メモリ・ロジック混載型の半導体装置の高性能化を可能にする技術を提供する。
【解決手段】ストッパ膜１７は、ストッパ膜１３及び層間絶縁膜１４から成る絶縁層上に形成されている。コンタクトプラグ１６，６５，６６のそれぞれは、その上面がストッパ膜１７から露出するように、ソース・ドレイン領域９，５９とそれぞれ電気的に接続されてストッパ膜１３、層間絶縁膜１４及びストッパ膜１７に設けられている。絶縁層２０は、ストッパ膜１７及びコンタクトプラグ１６，６５，６６の上に設けられている。キャパシタ８２の下部電極は、メモリ形成領域において、コンタクトプラグ６６の上面とストッパ膜１７の上面とに接触するように絶縁層２０内に設けられている。 （もっと読む）

【課題】ＤＲＡＭ回路などのように容量を内蔵する半導体装置において、コンタクト容量およびコンタクト抵抗を増加させることなく、容量の容量値を増加させる。
【解決手段】セルコンタクトが形成されるセルコンタクト部にまで容量の形成場所を延長することで、容量値のさらなる増大が可能となる。なお、容量部、容量コンタクト部およびセルコンタクト部にまたがる容量の形成には、ＡＬＤ法などによるスパッタ装置を用いることが好ましい。 （もっと読む）

【課題】補償容量素子を構成する複数のクラウン型下部電極を備えた容量ブロック間を上部電極で直列接続する際、容量ブロック間に空洞が形成されることを防止する。
【解決手段】２つの隣接する、異なる共通パッド電極（２２ｃ、２２ｄ）上に形成された容量ブロック（第１ブロック及び第２ブロック）が、上部電極３６ｃで電気的に直列に接続され、上部電極３６ｃで直列接続される２つの隣接する容量ブロック間の間隔Ｄ１を、それぞれの容量ブロックの最外周で対向する下部電極間の距離として、２つのブロック間に埋設される上部電極膜の膜厚の２倍以下とする。 （もっと読む）

【課題】補償容量素子のキャパシタ構造に起因したリーク電流の増加を抑制するとともに、立体構造のキャパシタ構造を採用して、占有面積を削減した半導体装置を提供する。
【解決手段】メモリセル領域に形成されたクラウン型のキャパシタ２１ａと、周辺回路領域に形成されたコンケイブ型の補償容量素子１０と、を有することを特徴とする半導体装置２０を提供する。また、第１層間絶縁膜上にパッド４７ａ，４７ｂを形成する工程と、パッド４７ａ，４７ｂ上に有底筒形状の下部電極６６ａ，６６ｂを形成する工程と、メモリセル領域の下部電極６６ａの内壁面及び外壁面と、周辺回路領域の下部電極６６ｂの内壁面のみを誘電体膜６７ａ，６７ｂで覆う工程と、誘電体膜上に上部電極６９ａ，６９ｂを形成する工程と、を有することを特徴とする半導体装置２０の製造方法を提供する。 （もっと読む）

【課題】強誘電体膜の表面をレジストに曝すことなく、特性が異なる複数のキャパシタを有する半導体装置を製造する。
【解決手段】半導体装置の製造方法は、基板上方に絶縁膜を形成する工程、絶縁膜上方に下部電極層を形成する工程、下部電極層上に強誘電体膜を形成する工程、強誘電体膜上に第１上部電極層を形成する工程、第１上部電極層上に、第１領域を覆う第１レジストを形成する工程、第１レジストをマスクとしてエッチングを行うことにより、第２領域の第１上部電極層を除去するとともに、第２領域の強誘電体膜を削る工程、第１領域の第１上部電極層上及び第１領域以外の強誘電体膜上に、第２上部電極層を形成する工程、第１領域及び第２領域に第２レジストを形成する工程、第２レジストをマスクとして第１上部電極層、第２上部電極層、強誘電体膜及び下部電極層をエッチングし、第１のキャパシタ及び第２のキャパシタを形成する工程、を有する。 （もっと読む）

【課題】強誘電体キャパシタ及び常誘電体キャパシタの両方を有する半導体装置を比較的少ない工程で製造できる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１１０にトランジスタ等を形成した後、メモリセル形成領域及びロジック回路形成領域にそれぞれ強誘電体膜１２７を電極１２６ａ，１２８ａで挟んだ構造の強誘電体キャパシタを形成する。その後、強誘電体キャパシタを覆う層間絶縁膜１３１を形成し、更にその上にアルミナからなる保護膜１３２を形成する。そして、ロジック回路形成領域の保護膜１３２を除去する。これにより、半導体装置の製造工程が完了するまでの間にロジック回路形成領域の強誘電体膜１２７に水素及び水分が侵入して強誘電体特性が劣化し、強誘電体キャパシタが常誘電体キャパシタとなる。一方、メモリセル形成領域の強誘電体キャパシタは、保護膜１３２により強誘電体特性が保持される。 （もっと読む）

【課題】アスペクト比の高い電極を上下に接続して、静電容量の大きいキャパシタを形成する際、電極間の剥離を防止し、電極の倒壊を抑制する。
【解決手段】導電膜を外壁に有する下部電極３０と、該下部電極の導電膜に対して、容量絶縁膜を介して形成された上部電極とを有するキャパシタにおいて、下部電極は少なくとも２層の積層構造であって、該積層構造は、下層側電極１８に設けた掘り込み部に上層側電極２２の底部が埋め込まれた構造であるキャパシタ。 （もっと読む）

【課題】層間絶縁膜を除去するエッチング中に、異常エッチングを防止する。エッチング工程において加わる水圧や風圧によりガードリングの形状が変形して剥離し、欠陥が発生することを防止する。
【解決手段】半導体装置は、メモリセル領域を囲むように設けられたガードリングと、ガードリングの外側に設けられた周辺回路領域と、ガードリング及び周辺回路領域上に設けられた支持体膜と、周辺回路領域内に設けられたコンタクトプラグとを有する。ガードリングとコンタクトプラグは、同一の導電材料から構成される。 （もっと読む）

【課題】効率的にかつ確実にブロー状態に設定しかつ通常動作モード時に、確実に、プログラム情報を保持する所望の耐圧特性を有するキャパシタ型アンチヒューズを実現する。
【解決手段】プログラムモード時と通常動作モード時とで、キャパシタ型アンチヒューズに対する電圧印加極性を変更する。 （もっと読む）

【課題】動作速度が低下することを抑制することができる半導体装置を提供する。
【解決手段】半導体装置は、ＭＯＳトランジスタ９を有するシリコン基板５と、シリコン基板５上に形成され、配線および絶縁膜により構成された配線層が複数積層された多層配線層と、多層配線層内に埋め込まれた、下部電極（下部電極膜９１）、容量絶縁膜９２、および上部電極（上部電極膜９３）を有しており、メモリ素子を構成する容量素子９０と、を備え、容量素子９０とＭＯＳトランジスタ９との間にダマシン形状の銅配線（第２層配線２５）が少なくとも１層以上形成され、１つの配線（第２層配線２５）の上面と容量素子９０の下面とが略同一平面上にあり、容量素子９０上に銅配線（プレート線配線９９）が少なくとも１層以上形成されている。 （もっと読む）

【課題】半導体装置の歩留まりを向上させること若しくは製造コストを低減すること又は集積回路の面積を低減する半導体装置を提供する。
【解決手段】半導体装置が有するメモリ素子１０のメモリ層１２及び抵抗素子２０の抵抗層２２が同一材料によって構成される。そのため、メモリ層１２と、抵抗層２２とを同一工程によって形成することで、半導体装置の作製工程数を低減することができる。結果として、半導体装置の歩留まりを向上させること又は製造コストを低減することができる。また、半導体装置は、抵抗値の高い抵抗成分を備えた抵抗素子２０を有する。そのため、半導体装置が有する集積回路の面積を低減することができる。 （もっと読む）

【課題】同一の半導体基板上に容量素子を備えたメモリ回路部と論理回路部を有する半導体集積回路装置において、論理回路部のみからなる半導体集積回路装置と完全互換の配線設計パラメーターを確保し、かつ微細化が進んでもセル容量を確保する。
【解決手段】容量素子を備えたメモリ回路部と論理回路部を同一の半導体基板上に有する半導体集積回路装置において、論理回路部に形成される多層配線を絶縁分離する層間絶縁膜の少なくとも複数の配線層にまたがる領域に該容量素子を埋め込むことで、該容量素子の接続に必要な配線をすべて論理回路部の多層配線で構成することにより、論理回路部の設計パラメーターを、該メモリ回路部を有しない半導体集積回路装置と完全に同一とする。また多層配線の複数層に渡るように該容量素子を配置させることで該容量素子の高さを確保し、スケーリングが進んでも必要な容量値を確保する。 （もっと読む）

【課題】フラッシュメモリと、精度が低くても高耐圧性が要求されるキャパシタと、耐圧性が低くても高精度が要求されるキャパシタとを備えた半導体装置を比較的少ない工程で製造できる半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上に形成されたシリコン膜１３により、フラッシュメモリのフローティングゲートと高耐圧キャパシタの下部電極１３ｂとを形成する。この場合、シリコン膜１３中の不純物濃度を、フラッシュメモリに適した濃度とする。その後、半導体基板１０に不純物をイオン注入して高精度キャパシタの下部電極となる高濃度不純物領域１５を形成する際に、高耐圧キャパシタの下部電極１３ｂに不純物を追加注入し、下部電極１３ｂの不純物濃度を向上させる。次いで、高精度キャパシタの誘電体膜１２を、増速酸化により形成する。 （もっと読む）

高い絶縁破壊電圧の埋め込まれた複数のキャパシタに関連する方法及び装置が提供される。半導体装置は、絶縁体（２０９）に埋め込まれたゲート材料（２０４）、複数の金属接触部（２１３）及び複数のキャパシタ（Ｃ１−Ｃ４）を含み得る。複数のキャパシタは、下部電極（２１７）、下部電極の表面を覆うように形成される誘電体（２１９）及び誘電体に形成される上部電極（２２１ｂ、ｃ）を含み得る。さらに、複数の接触部は、複数のキャパシタの下部電極の各々をゲート材料に接続し得る。複数のキャパシタは、ゲート材料を介して直列に接続され得る。
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【課題】回路を形成する領域を確保しつつ、十分な耐圧、容量を備えた容量素子を備える半導体装置を提供する。
【解決手段】半導体装置は、ＤＲＡＭセルのキャパシタ上部電極１９と、上部電極１９の下方に形成されたキャパシタ下部電極１７とを含む情報記憶部と、情報記憶部へのアクセスを制御するアクセストランジスタとを有するメモリセルと、アクセストランジスタに接続され、情報記憶部にデータの書き込み又は読み出しを行うビット線１６と、アクセストランジスタのゲート電極に接続され、アクセストランジスタを制御するワード線と、キャパシタ上部電極１９の上方に形成された第１金属配線２１と同一層からなる上部電極２３と、キャパシタ上部電極１９と同一層の下部電極２２とを有し、メモリセルが形成された領域外に形成された容量素子とを備える。 （もっと読む）

【課題】キャパシタの下部電極のダメージを抑制することができる半導体装置およびその製造方法を提供するものである。
【解決手段】本発明の半導体装置は、立設する複数の電極と、前記電極の立設を保持する第１の絶縁膜と、前記電極が貫通するように前記第１の絶縁膜に形成され、各々の前記電極の外周側面の少なくとも一部に接触する複数の孔部と、前記第１の絶縁膜に形成され、前記複数の孔部のうちその一部の孔部に連結する第１の開口と、前記第１の絶縁膜に形成され、前記複数の孔部のいずれの孔部に対してよりも前記溝部に近接する位置に配置すると共に前記複数の孔部のいずれにも連結しない第２の開口とを、備えたことを特徴とすることを特徴とする。 （もっと読む）

【課題】リソグラフィ工程におけるアライメントマークや重ね合わせ検査マークの計測が確実に、精度良くでき、また、マークにとって不要な構成を有さず、半導体装置の製造プロセスの過程で異物が発生することを抑制して製造歩留が低下することを防止した半導体装置の製造方法および半導体装置を提供する。
【解決手段】マーク構造体１００はシリコン基板１０１上に形成されたゲート酸化膜１０２と、ゲート酸化膜１０２上に形成されたゲート配線層１０３と、ゲート配線層１０３上に形成された絶縁膜１０４と、絶縁膜１０４、ゲート配線層１０３、ゲート酸化膜１０２の側面に接するように形成されたサイドウォール１０５とで構成され、層間絶縁膜１０７の上部からマーク構造体１００の上部にかけては、不透明なビット線層１１３が、ドープトポリシリコン層１１３１と、タングステンシリサイド層１１３２のポリサイドとして構成されている。 （もっと読む）

【課題】システムオンチップアプリケーション用の二重誘電体MIMコンデンサを提供する。
【解決手段】集積回路構造は、第１領域と第２領域とを有するチップを含む。第１金属‐絶縁体‐金属（MIM）コンデンサは、第１領域に形成される。第１MIMコンデンサは、第１下部電極と、第１下部電極の上の第１上部電極と、第１下部電極と第１上部電極との間に位置および隣接する第１キャパシタ絶縁体とを有する。第２MIMコンデンサは、第２領域に位置し、第１MIMコンデンサと実質的に同じレベルに位置する。第２MIMコンデンサは、第２下部電極と、第２下部電極の上の第２上部電極と、第２下部電極と第２上部電極との間に位置および隣接する第２キャパシタ絶縁体を有する。第２キャパシタ絶縁体は第１キャパシタ絶縁体と異なる。第１上部電極および第１下部電極は、それぞれ第２上部電極および第２下部電極と同時に形成されることができる。 （もっと読む）