半導体装置の製造方法及び半導体装置
【課題】ガードリング周辺のメモリセル領域から周辺回路領域へのエッチング液の染み込みを防止する。
【解決手段】半導体装置の製造方法は、メモリセル領域及び周辺回路領域が画定された半導体基板上に第１の層間絶縁膜を形成し、第１の層間絶縁膜の一部を除去してメモリセル領域の周囲にガードリング溝を形成し、ガードリング溝を金属導電材で埋めてガードリングとし、ガードリングを覆うように第１の層間絶縁膜上にサポート膜を形成し、メモリセル領域のサポート膜に開口を形成し、開口を通してウエットエッチングを行うことで、周辺回路領域の第１の層間絶縁膜を残したまま、メモリセル領域の第１の層間絶縁膜を除去する。
【解決手段】半導体装置の製造方法は、メモリセル領域及び周辺回路領域が画定された半導体基板上に第１の層間絶縁膜を形成し、第１の層間絶縁膜の一部を除去してメモリセル領域の周囲にガードリング溝を形成し、ガードリング溝を金属導電材で埋めてガードリングとし、ガードリングを覆うように第１の層間絶縁膜上にサポート膜を形成し、メモリセル領域のサポート膜に開口を形成し、開口を通してウエットエッチングを行うことで、周辺回路領域の第１の層間絶縁膜を残したまま、メモリセル領域の第１の層間絶縁膜を除去する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、メモリセル領域を囲むガードリングを備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
メモリセル領域と周辺回路領域との境界にガードリングを形成し、これを利用して、周辺回路領域の層間絶縁膜を残留させ、メモリセル領域の層間絶縁膜を徐供する技術が知られている（例えば、特許文献１参照）。
【０００３】
また、キャパシタの周囲を囲むガードリング溝を、配線と同じ材料で埋め込む技術も知られている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−００３５９８号公報
【特許文献２】特開２００６−３０３５４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ガードリングを用いてメモリセル領域の層間絶縁膜を除去し、周辺回路領域の層間絶縁膜を残存させる方法では、ガードリングの形成がキャパシタの下部電極形成と同一の工程により行われる。ここで、下部電極は層間絶縁膜に形成されたシリンダーホール内の内表面を覆うように形成されるため、下部電極の膜厚が厚くなればなるほどその表面積は小さくなり、キャパシタの容量も小さくなる。このため、下部電極の膜厚は薄いほうが望ましい。
【０００６】
ところが、ガードリングの膜厚が薄いとメモリセル領域の層間絶縁膜を除去する際に、ガードリングの周辺においてエッチング液がメモリセル領域から周辺回路領域へと染み出すようになる。その結果、周辺回路領域でも層間絶縁膜のエッチングが進行し、空洞が形成され、後に形成されるスルーホールをショートさせてしまう。
【０００７】
特許文献２に記載されたガードリングは、平行平板型のキャパシタが形成された後に、キャパシタ形成工程とは別の工程で形成されるものである。これは、クラウン構造のキャパシタ形に用いられるガードリングとは、名称は同じであっても、その目的、作用効果が全く異なるものである。したがって、特許文献２に記載のガードリングを、そのままクラウン構造のキャパシタを有する半導体装置の製造に採用することはできない。
【課題を解決するための手段】
【０００８】
本発明の一実施の形態係る半導体装置の製造方法は、メモリセル領域及び周辺回路領域が画定された半導体基板上に第１の層間絶縁膜を形成し、前記第１の層間絶縁膜の一部を除去して前記メモリセル領域の周囲にガードリング溝を形成し、前記ガードリング溝を金属導電材で埋めてガードリングとし、前記ガードリングを覆うように前記第１の層間絶縁膜上にサポート膜を形成し、前記メモリセル領域の前記サポート膜に開口を形成し、前記開口を通してウエットエッチングを行うことで、前記周辺回路領域の前記第１の層間絶縁膜を残したまま、前記メモリセル領域の前記第１の層間絶縁膜を除去する、ことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ガードリング溝を金属導電材で埋めてガードリングとするようにしたので、メモリセル領域の第１の層間絶縁膜をウエットエッチングする際に、エッチング液がメモリセル領域から周辺回路領域へ染み出すのを防止することができる。
【図面の簡単な説明】
【００１０】
【図１】（ａ）乃至（ｃ）は、第１の関連する半導体装置の製造方法を説明するための工程図である。
【図２】（ａ）乃至（ｃ）は、図１（ｃ）の工程に続く工程を説明するための工程図である。
【図３】第１の関連する半導体装置の製造方法における問題点について説明するための図である。
【図４】（ａ）乃至（ｃ）は、第２の関連する半導体装置の製造方法を説明するための工程図である。
【図５】（ａ）乃至（ｃ）は、図４（ｃ）の工程に続く工程を説明するための工程図である。
【図６】（ａ）及び（ｂ）は、第２の関連する半導体装置の製造方法における問題点について説明するための図である。
【図７】本発明の第１の実施の形態に係る半導体装置の平面模式図である。
【図８】（ａ）乃至（ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程図である。
【図９】（ａ）乃至（ｃ）は、図８（ｃ）の工程に続く工程を説明するための工程図である。
【図１０】（ａ）乃至（ｃ）は、図９（ｃ）の工程に続く工程を説明するための工程図である。
【図１１】（ａ）乃至（ｃ）は、図１０（ｃ）に示す工程に続く工程を説明するための工程図である。
【発明を実施するための形態】
【００１１】
本発明の理解を容易にするため、本発明の実施の形態について説明する前に、関連する半導体装置の製造方法について説明する。
【００１２】
図１（ａ）乃至（ｃ）及び図２（ａ）乃至（ｃ）は、第１の関連する半導体装置の製造方法を説明するための工程図である。製造される半導体装置は、クラウン構造のキャパシタを有する半導体装置（例えば、ＤＲＡＭ：Dynamic Random Memory）である。この方法は、主に、設計ルール４０ｎｍ世代以前の半導体装置の製造に用いられる。なお、各図には、説明に必要な部分のみが示されており、実際の半導体装置の構成に比べると著しく簡略化されている。
【００１３】
図１（ａ）は、キャパシタの下部電極の形成の工程までを終えた状態を示している。同図において、左側がメモリセル領域１１０、右側が周辺回路領域１３０である。
【００１４】
同図において、図示しない半導体基板上にパッド１５１，１５２，１５３が形成され、それを覆うように、絶縁膜１５４、第１層間絶縁膜１５５、及びサポート膜１５６が順次形成されている。
【００１５】
メモリセル領域１１０では、サポート膜１５６、第１層間絶縁膜１５５及び絶縁膜１５４を貫いてパッド１５１に達する穴（シリンダーホール）が形成され、その穴の内表面を覆うように下部電極１５７が形成されている。また、メモリセル領域１１０と周辺回路領域１３０との境界には、メモリセル領域１１０を囲むように形成されたガードリング溝の内表面を覆うようにガードリング１５８が形成されている。ガードリング１５８は、その底部においてダミーのパッド１５２に接続されている。下部電極１５７用の穴とガードリング溝、及び下部電極１５７とガードリング１５８は、それぞれ同じ工程で形成される。
【００１６】
半導体装置は、図１（ａ）の状態から以下のようにして製造される。
【００１７】
まず、図１（ｂ）に示すように、メモリセル領域１１０のサポート膜１５６の一部を除去し、開口１５９を形成する。この開口１５９は、エッチング液の進入口として利用される。なお、この開口１５９と下部電極１５７との位置関係は、任意である。
【００１８】
続いて、サポート膜１５６に形成した開口１５９からエッチング液を進入させ、図１（ｃ）に示すように、メモリセル領域１１０の第１層間絶縁膜１５５を除去する。図では分かりにくいが、エッチング液は側方へも進むので、メモリセル領域１１０では、サポート膜１５６の直下であっても、第１層間絶縁膜はエッチングされる。これにより、メモリセル領域１１０の第１層間絶縁膜１５５は、完全に除去され、下部電極１５７の外周面も外部に露出する。
【００１９】
一方、周辺回路領域１３０では、ガードリング１５８とサポート膜１５６とによってエッチング液の進入が阻止されるので、第１層間絶縁膜１５５はそのまま残存する。
【００２０】
次に、図２（ａ）に示すように、下部電極１５７の露出している内外表面に容量絶縁膜（不図示）を形成し、その上に上部電極１６０を形成する。上部電極１６０は、下部電極１５７の内周側及び外周側の隙間を埋めるように形成される。加えて、上部電極１６０の上に電極プレート１６１を形成する。それから、周辺回路領域１３０に形成された電極プレート１６１、上部電極１６０及び容量絶縁膜をサポート膜１５６とともに除去する。
【００２１】
次に、図２（ｂ）に示すように、電極プレート１６１及び周辺回路領域１３０の第１層間絶縁膜１５５を覆う第２層間絶縁膜１６２を形成し、その表面を平坦化する。そして、第２層間絶縁膜１６２、第１層間絶縁膜１５５及び絶縁膜１５４を貫通し、対応するパッド１５３に達するスルーホール１６３を形成する。
【００２２】
次に、図２（ｃ）に示すように、第２層間絶縁膜１６２の上に、スルーホール１６３に接続される上部配線１６４等を形成する。
【００２３】
その後、必要ならさらに上層の配線層を形成し、保護膜を形成する等して半導体装置が完成する。
【００２４】
以上のように、第１の関連する半導体装置の製造方法では、メモリセル領域１１０と周辺回路領域１３０との間にガードリング１５８を設け、メモリセル領域１１０の第１層間絶縁膜１５５をウエットエッチングする際に、周辺回路領域１３０の第１層間絶縁膜１５５がエッチングされないようにしている。
【００２５】
しかしながら、半導体装置の小型化、キャパシタの微細化に伴い、下部電極１５７の膜厚はますます減少し、下部電極１５７と同一の工程で形成されるガードリング１５８の膜厚も減少することとなった。その結果、ガードリング１５８とサポート膜１５６等との密着性が低下し、それらの間から図３に矢印で示すようにエッチング液が染み出し、周辺回路領域１３０に空洞３０１が形成されるようになった。このような空洞３０１が存在すると、後にスルーホール１６３を形成する際に、空洞３０１内面にも金属膜が形成され、スルーホール１６３間をショートさせてしまうという問題を生じる。
【００２６】
この問題は、ガードリング１５８の膜厚の減少にともない生じたものであるから、ガードリング１５８の膜厚を増加させれば解消する。しかしながら、それはキャパシタの下部電極１５６の膜厚の増加、即ち容量の低下を意味し、素子の微細化、ひいては半導体装置の小型化の妨げとなる。
【００２７】
上記問題を解決した方法（第２の関連する半導体装置の製造方法）について、図４（ａ）乃至（ｃ）及び図５（ａ）乃至（ｃ）を参照して説明する。この方法は、主に、設計ルール３０又は２５ｎｍ世代の半導体装置の製造に用いられる。
【００２８】
まず、図４（ａ）に示すように、メモリセル領域４１０に下部電極４５７を形成する。このとき、第１の方法とは異なり、ガードリングは形成しない。
【００２９】
次に、図４（ｂ）に示すように、メモリセル領域４１０のサポート膜４５６の一部を除去して開口４５９を形成するとともに、周辺回路領域４３０のサポート膜４５６を除去する。
【００３０】
次に、図４（ｃ）に示すように、犠牲膜４５５（関連する第１の方法における第１層間絶縁膜１５５に相当）を全て除去する。
【００３１】
次に、図５（ａ）に示すように、容量絶縁膜（不図示）、上部電極４６０を形成し、さらに、電極プレート４６１を形成する。周辺回路領域４３０の容量絶縁膜、上部電極４６０、及び電極プレート４６１は除去する。
【００３２】
次に、図５（ｂ）に示すように、メモリセル領域４１０を覆い、周辺回路領域４３０を埋設する層間絶縁膜４６２を形成する。そして、層間絶縁膜４６２の上面を平坦化し、層間絶縁膜４６２を貫通するスルーホール４６３を形成する。
【００３３】
次に、図５（ｃ）に示すように、スルーホール４６３に接続される上部配線４６４等を形成する。
【００３４】
その後、保護膜を形成するなどして、半導体装置が完成する。
【００３５】
以上のように、第２の関連する半導体装置の製造方法では、ガードリングを設けず、下部電極の形成に利用した犠牲膜４５５を全て除去する。そして、その後、層間絶縁膜４６２を形成し、周辺回路領域４３０を埋め戻す。この方法によれば、第１の方法とは異なり、周辺回路領域４３０の層間絶縁膜４６２に空洞が形成されることはない。
【００３６】
しかしながら、この方法は、犠牲膜４５５を全て除去してしまうため、第１の方法で可能であったアライメントマークなどのアクセサリを第１の層間絶縁膜に設けておくといったことができない。例えば、図６（ａ）に示すように、犠牲膜４５５にアライメントマーク等のアクセサリ６０１が形成されているとする。アクセサリ６０１は、比較的浅い窪み状に形成され、その内面には、下部電極４５７と同一の金属膜が形成されている。しかしながら、このアクセサリ６０１は、下部電極４５７のように半導体基板上のパッドには接続されていない。このため、犠牲膜４５５が除去されると、矢印で示すように飛散してしまう。このため、犠牲膜４５５にアクセサリを設ける場合には、そのアクセサリが飛散しないように、レイアウトやプロセスに厳しい制限が要求される。
【００３７】
加えて、この方法では、周辺回路領域４３０の埋め戻しの際に、周辺回路領域４３０とメモリセル領域４１０との間の大きな段差のせいで、厚い層間絶縁膜４６２の形成が必要になる。また、図６（ｂ）に示すように、メモリセル領域４１０に大きな段差（凸部）６０３が形成されるため、エッチングを行って、矢印Ａで示すように段差６０３の大部分を取り除き、さらにＣＭＰ（Chemical Mechanical Polishing）等を行って、矢印Ｂで示すように残りの凹凸を除去する必要がある。段差６０３が大きいゆえに、エッチング及びＣＭＰには長時間を要し、また高コストとなる。
【００３８】
本発明は、以上の点を鑑みてなされたものである。
【００３９】
本発明の半導体装置の製造方法は、概略、メモリセル領域及び周辺回路領域が画定された半導体基板上に第１の層間絶縁膜を形成し、第１の層間絶縁膜の一部を除去してメモリセル領域の周囲にガードリング溝を形成し、ガードリング溝を金属導電材で埋めてガードリングとし、ガードリングを覆うように第１の層間絶縁膜上にサポート膜を形成し、メモリセル領域のサポート膜に開口を形成し、開口を通してウエットエッチングを行うことで、周辺回路領域の第１の層間絶縁膜を残したまま、メモリセル領域の第１の層間絶縁膜を除去する、というものである。
【００４０】
以下、本発明の第１の実施の形態に係る半導体装置の製造方法について図７乃至図１１を参照して詳細に説明する。
【００４１】
図７に本実施の形態に係る半導体装置の平面模式図を示す。なお、図７は、半導体装置を構成する各要素の平面的配置を示すものであって、各要素は必ずしも目視できるものではない。
【００４２】
図示の半導体装置７００は、ＤＲＡＭチップであって、マットと呼ばれるメモリセル領域７１０を４個有している。また、図の左右方向中央部には、周辺回路領域７３０が設けられている。
【００４３】
各メモリセル領域７１０には、○印で示される複数のセルキャパシタが配列形成されている。また、各メモリセル領域７１０の周囲には、ガードリング７５６が設けられている。
【００４４】
また、周辺回路領域７３０には、○印で示される複数の下部スルーホール７５７が配列形成されている。
【００４５】
さらに、半導体装置７００の四辺の中央付近には、それぞれ長方形で示されるアクセサリ用窪み７６０が形成されている。
【００４６】
以下、図８乃至図１１を参照して半導体装置７００の製造工程について説明する。なお、各工程で使用される成膜技術やエッチング技術は公知の技術である。また、各図は、図７のＡ−Ａ’線断面図に相当するものである。
【００４７】
まず、半導体基板（Ｓｉ基板）の回路形成面に、メモリセル領域及び周辺回路領域を画定し、各々の領域に必要なＦＥＴ等の素子や、配線、パッド等を形成する。そして、パッド等の表面を覆う絶縁膜、例えばＳｉＮ膜、を形成し、その表面を平坦化する。それから、平坦化された絶縁膜の表面上に第１層間絶縁膜、例えば、ＳｉＯ２膜、を形成する。図８（ａ）にその状態を示す。但し、半導体基板は省略されており、パッドよりも上層の部分が示されている。また、本発明に直接関係のない部分は省かれており、実際の半導体装置に比べ、その構成は著しく簡略化されている。
【００４８】
図８（ａ）において、左側がメモリセル領域７１０、右側が周辺回路領域７３０である。
【００４９】
メモリセル領域７１０には、キャパシタ接続用のパッド７５１が形成されている。また、メモリセル領域７１０と周辺回路領域７３０との境界にはダミーパッド７５２が成形されている。さらに、周辺回路領域７３０には、スルーホール接続用のパッド７５３が形成されている。
【００５０】
パッド７５１−７５３を覆うように絶縁膜７５４が形成され、絶縁膜７５４の上には、第１層間絶縁膜７５５が形成されている。
【００５１】
次に、フォトリソグラフィ技術を用いて、第１層間絶縁膜７５５及び絶縁膜７５４の一部を除去し、ダミーパッド７５２及びスルーホール接続用のパッド７５３にそれぞれ達するガードリング溝とスルーホール用穴とを形成する。ガードリング溝は、メモリセル領域７１０を囲むように形成される。そして、図８（ｂ）に示すように、形成したガードリング溝とスルーホール用穴とを金属導電膜、例えばＷ（タングステン）膜、で埋める。これはプラグ形成技術により行うことができる。こうして、ガードリング溝に埋設されたガードリング７５６とスルーホール用穴に埋設された下部スルーホール７５７とを形成する。
【００５２】
次に、図８（ｃ）に示すように、ガードリング７５６及び下部スルーホール７５７の上面と第１層間絶縁膜７５５の上にサポート膜７５８、例えばＳｉＮ膜、を形成する。
【００５３】
次に、図９（ａ）に示すように、フォトリソグラフィにより、サポート膜７５８、第１層間絶縁膜７５５及び絶縁膜７５４の一部を除去し、キャパシタ接続用のパッド７５１に達する下部電極用穴７５９を形成する。複数の下部電極用穴７５９のうち、最外周に位置する穴はダミー電極用であるため、ガードリング７５６に接するように形成してもよい。また、下部電極用穴７５９の形成と同時に、アライメントマーク等のアクセサリ用窪み７６０を形成するようにしてもよい。アクセサリ用窪み７６０の深さは、第１層間絶縁膜７５５の厚みより浅くてもよい。アクセサリ用窪み７６０の深さを第１層間絶縁膜７５５を貫通するように形成する必要がないので、プロセス特性のパターンサイズ差（粗密差）を考慮しなければならないという制限が緩和される。
【００５４】
次に、図９（ｂ）に示すように、下部電極となる導電膜７６１、例えばＴｉＮ膜、を形成する。導電膜７６１の形成には、下部電極用穴７５９の内周壁面にも形成されるように、ＣＶＤ（Chemical Vapor Developer）法を用いることができる。この導電膜７６１は、ガードリングの形成には関係がないので、エッチング液の染み出しを考慮することなく薄くすることできる。
【００５５】
次に、図９（ｃ）に示すように、導電膜７６１の不要部分をＣＭＰ等で除去し、下部電極用穴７５９内の導電膜７６１を下部電極７６２とし、また、アクセサリ用窪み７６０内の導電膜７６１をアクセサリ７６３とする。さらに、リソグラフィーを用いて、メモリセル領域７１０のサポート膜７５８の一部を除去して開口７６４を形成する。開口７６４は、エッチング液の進入口となる。なお、開口７６４の位置は任意であり、図９（ｃ）は、開口７６４と下部電極７６２との位置関係を正しく示すものではない。
【００５６】
次に、図１０（ａ）に示すように、例えばフッ酸を用いたウエットエッチングにより、メモリセル領域７１０の第１層間絶縁膜７５５を除去する。開口７６４から進入したエッチング液は側方へも回り込み、メモリセル領域７１０の第１層間絶縁膜７５５を完全に除去する。これにより、下部電極７６２の外周壁面が露出する。
【００５７】
エッチング液は、周辺回路領域７３０へも進もうとするが、ガードリング７５６及びサポート膜７５８によって阻まれる。ガードリング７５６は、関連する第１の方法とは異なり、下部電極７６２と同一の薄い導電膜ではなく、厚みのある金属プラグ（プラグ構造）なので、サポート膜７５８等と良好に密着し、エッチング液の染み出しを効果的に阻止する。
【００５８】
また、アクセサリ７６３は、サポート膜７５８に固定されており、エッチング液によるリフトオフは生じず、半導体基板側のパッド等に接続されていなくても飛散することはない。
【００５９】
次に、図１０（ｂ）に示すように、容量絶縁膜（不図示）、上部電極７６５を形成し、さらに、電極プレート７６６を形成する。容量絶縁膜としては、酸化ジルコニウム、酸化アルミニウム、酸化ハフニウム等の高誘電体膜を用いることができる。また上部電極７６５としては、ＴｉＮ膜とボロンドープドポリシリコンの野組み合わせ等を用いることができる。さらに、電極プレート７６６としては、タングステン等を用いることができる。
【００６０】
次に、図１０（ｃ）に示すように、電極プレート７６６及び上部電極７６５を加工する。周辺回路領域７３０にはサポート膜７５８が残っており、その表面は平坦である。それゆえ、サポート膜７５８の上に形成されている上部電極７６５及び電極プレート７６６の一部を配線７６７として利用することができる。関連する第２の方法では、周辺回路領域のサポート膜が除去されてしまうので、このような配線は実現できない。
【００６１】
次に、図１１（ａ）に示すように、電極プレート７６６及び配線７６７を埋設する第２層間絶縁膜７６８、たとえばＳｉＯ２膜、を形成し、その表面を平坦化する。
【００６２】
次に、図１１（ｂ）に示すように、第２層間絶縁膜７６８を貫通し、下部スルーホール７５７に接続する上部スルーホール７６９を形成する。上部スルーホール７６９の径は、下部スルーホール７５７の径と異なっていてもよい。また、同工程により、電極プレート７６６及び配線７６７にそれぞれ接続されるスルーホールも形成する。
【００６３】
スルーホールを上下二段構成としたことで、レイアウト制限が緩和される。例えば、上部スルーホールのエッチ時間は一段構成の場合に比べ半分以下となるので、穴径を小さくできる。これにより、上部配線のピッチを小さくすることができる。また、上部スルーホール７６９と下部スルーホール７５７との間に配線７６７を介在させることができるので、これらは必ずしも真上真下の位置関係に無くてもよい。換言するとスルーホールにより接続される下層配線の結線部と上層配線の結線部とは、真上真下の位置関係に無くてもよい。
【００６４】
次に、図１１（ｃ）に示すように、例えば、アルミニウムや銅からなる上部配線７７２を形成する。
【００６５】
その後、必要ならさらに上層の配線層を形成し、保護膜を形成するなどして半導体装置が完成する。
【００６６】
以上のように、本実施の形態に係る半導体装置の製造方法によれば、ガードリングをプラグ構造にしたことで、その周辺におけるエッチング液の染み出しを効果的に防止できる。加えて、アクセサリの飛散もない。
【００６７】
以上、本発明について好ましい実施形態に即して説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能である。
【００６８】
上述した各膜の材料、寸法、成膜方法、成膜条件、エッチング方法、あるいはエッチング条件等は、単なる例示に過ぎず、他の材料や、他の方法、異なる寸法或いは条件を採用することができる。
【符号の説明】
【００６９】
１１０ メモリセル領域
１３０ 周辺回路領域
１５１，１５２，１５３ パッド
１５４ 絶縁膜
１５５ 第１層間絶縁膜
１５６ サポート膜
１５７ 下部電極
１５８ ガードリング
１５９ 開口
１６０ 上部電極
１６１ 電極プレート
１６２ 第２層間絶縁膜
１６３ スルーホール
１６４ 上部配線
３０１ 空洞
４１０ メモリセル領域
４３０ 周辺回路領域
４５５ 犠牲膜
４５６ サポート膜
４５７ 下部電極
４５９ 開口
４６０ 上部電極
４６１ 電極プレート
４６２ 層間絶縁膜
４６３ スルーホール
４６４ 上部配線
６０１ アクセサリ
６０３ 段差
７１０ メモリセル領域
７３０ 周辺回路領域
７５１，７５３ パッド
７５２ ダミーパッド
７５４ 絶縁膜
７５５ 第１層間絶縁膜
７５６ ガードリング
７５７ 下部スルーホール
７５８ サポート膜
７５９ 下部電極用穴
７６０ アクセサリ用窪み
７６１ 導電膜
７６２ 下部電極
７６３ アクセサリ
７６４ 開口
７６５ 上部電極
７６６ 電極プレート
７６７ 配線
７６８ 第２層間絶縁膜
７６９ 上部スルーホール
７７０，７７１ スルーホール
７７２ 上部配線
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、メモリセル領域を囲むガードリングを備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
メモリセル領域と周辺回路領域との境界にガードリングを形成し、これを利用して、周辺回路領域の層間絶縁膜を残留させ、メモリセル領域の層間絶縁膜を徐供する技術が知られている（例えば、特許文献１参照）。
【０００３】
また、キャパシタの周囲を囲むガードリング溝を、配線と同じ材料で埋め込む技術も知られている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−００３５９８号公報
【特許文献２】特開２００６−３０３５４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ガードリングを用いてメモリセル領域の層間絶縁膜を除去し、周辺回路領域の層間絶縁膜を残存させる方法では、ガードリングの形成がキャパシタの下部電極形成と同一の工程により行われる。ここで、下部電極は層間絶縁膜に形成されたシリンダーホール内の内表面を覆うように形成されるため、下部電極の膜厚が厚くなればなるほどその表面積は小さくなり、キャパシタの容量も小さくなる。このため、下部電極の膜厚は薄いほうが望ましい。
【０００６】
ところが、ガードリングの膜厚が薄いとメモリセル領域の層間絶縁膜を除去する際に、ガードリングの周辺においてエッチング液がメモリセル領域から周辺回路領域へと染み出すようになる。その結果、周辺回路領域でも層間絶縁膜のエッチングが進行し、空洞が形成され、後に形成されるスルーホールをショートさせてしまう。
【０００７】
特許文献２に記載されたガードリングは、平行平板型のキャパシタが形成された後に、キャパシタ形成工程とは別の工程で形成されるものである。これは、クラウン構造のキャパシタ形に用いられるガードリングとは、名称は同じであっても、その目的、作用効果が全く異なるものである。したがって、特許文献２に記載のガードリングを、そのままクラウン構造のキャパシタを有する半導体装置の製造に採用することはできない。
【課題を解決するための手段】
【０００８】
本発明の一実施の形態係る半導体装置の製造方法は、メモリセル領域及び周辺回路領域が画定された半導体基板上に第１の層間絶縁膜を形成し、前記第１の層間絶縁膜の一部を除去して前記メモリセル領域の周囲にガードリング溝を形成し、前記ガードリング溝を金属導電材で埋めてガードリングとし、前記ガードリングを覆うように前記第１の層間絶縁膜上にサポート膜を形成し、前記メモリセル領域の前記サポート膜に開口を形成し、前記開口を通してウエットエッチングを行うことで、前記周辺回路領域の前記第１の層間絶縁膜を残したまま、前記メモリセル領域の前記第１の層間絶縁膜を除去する、ことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ガードリング溝を金属導電材で埋めてガードリングとするようにしたので、メモリセル領域の第１の層間絶縁膜をウエットエッチングする際に、エッチング液がメモリセル領域から周辺回路領域へ染み出すのを防止することができる。
【図面の簡単な説明】
【００１０】
【図１】（ａ）乃至（ｃ）は、第１の関連する半導体装置の製造方法を説明するための工程図である。
【図２】（ａ）乃至（ｃ）は、図１（ｃ）の工程に続く工程を説明するための工程図である。
【図３】第１の関連する半導体装置の製造方法における問題点について説明するための図である。
【図４】（ａ）乃至（ｃ）は、第２の関連する半導体装置の製造方法を説明するための工程図である。
【図５】（ａ）乃至（ｃ）は、図４（ｃ）の工程に続く工程を説明するための工程図である。
【図６】（ａ）及び（ｂ）は、第２の関連する半導体装置の製造方法における問題点について説明するための図である。
【図７】本発明の第１の実施の形態に係る半導体装置の平面模式図である。
【図８】（ａ）乃至（ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程図である。
【図９】（ａ）乃至（ｃ）は、図８（ｃ）の工程に続く工程を説明するための工程図である。
【図１０】（ａ）乃至（ｃ）は、図９（ｃ）の工程に続く工程を説明するための工程図である。
【図１１】（ａ）乃至（ｃ）は、図１０（ｃ）に示す工程に続く工程を説明するための工程図である。
【発明を実施するための形態】
【００１１】
本発明の理解を容易にするため、本発明の実施の形態について説明する前に、関連する半導体装置の製造方法について説明する。
【００１２】
図１（ａ）乃至（ｃ）及び図２（ａ）乃至（ｃ）は、第１の関連する半導体装置の製造方法を説明するための工程図である。製造される半導体装置は、クラウン構造のキャパシタを有する半導体装置（例えば、ＤＲＡＭ：Dynamic Random Memory）である。この方法は、主に、設計ルール４０ｎｍ世代以前の半導体装置の製造に用いられる。なお、各図には、説明に必要な部分のみが示されており、実際の半導体装置の構成に比べると著しく簡略化されている。
【００１３】
図１（ａ）は、キャパシタの下部電極の形成の工程までを終えた状態を示している。同図において、左側がメモリセル領域１１０、右側が周辺回路領域１３０である。
【００１４】
同図において、図示しない半導体基板上にパッド１５１，１５２，１５３が形成され、それを覆うように、絶縁膜１５４、第１層間絶縁膜１５５、及びサポート膜１５６が順次形成されている。
【００１５】
メモリセル領域１１０では、サポート膜１５６、第１層間絶縁膜１５５及び絶縁膜１５４を貫いてパッド１５１に達する穴（シリンダーホール）が形成され、その穴の内表面を覆うように下部電極１５７が形成されている。また、メモリセル領域１１０と周辺回路領域１３０との境界には、メモリセル領域１１０を囲むように形成されたガードリング溝の内表面を覆うようにガードリング１５８が形成されている。ガードリング１５８は、その底部においてダミーのパッド１５２に接続されている。下部電極１５７用の穴とガードリング溝、及び下部電極１５７とガードリング１５８は、それぞれ同じ工程で形成される。
【００１６】
半導体装置は、図１（ａ）の状態から以下のようにして製造される。
【００１７】
まず、図１（ｂ）に示すように、メモリセル領域１１０のサポート膜１５６の一部を除去し、開口１５９を形成する。この開口１５９は、エッチング液の進入口として利用される。なお、この開口１５９と下部電極１５７との位置関係は、任意である。
【００１８】
続いて、サポート膜１５６に形成した開口１５９からエッチング液を進入させ、図１（ｃ）に示すように、メモリセル領域１１０の第１層間絶縁膜１５５を除去する。図では分かりにくいが、エッチング液は側方へも進むので、メモリセル領域１１０では、サポート膜１５６の直下であっても、第１層間絶縁膜はエッチングされる。これにより、メモリセル領域１１０の第１層間絶縁膜１５５は、完全に除去され、下部電極１５７の外周面も外部に露出する。
【００１９】
一方、周辺回路領域１３０では、ガードリング１５８とサポート膜１５６とによってエッチング液の進入が阻止されるので、第１層間絶縁膜１５５はそのまま残存する。
【００２０】
次に、図２（ａ）に示すように、下部電極１５７の露出している内外表面に容量絶縁膜（不図示）を形成し、その上に上部電極１６０を形成する。上部電極１６０は、下部電極１５７の内周側及び外周側の隙間を埋めるように形成される。加えて、上部電極１６０の上に電極プレート１６１を形成する。それから、周辺回路領域１３０に形成された電極プレート１６１、上部電極１６０及び容量絶縁膜をサポート膜１５６とともに除去する。
【００２１】
次に、図２（ｂ）に示すように、電極プレート１６１及び周辺回路領域１３０の第１層間絶縁膜１５５を覆う第２層間絶縁膜１６２を形成し、その表面を平坦化する。そして、第２層間絶縁膜１６２、第１層間絶縁膜１５５及び絶縁膜１５４を貫通し、対応するパッド１５３に達するスルーホール１６３を形成する。
【００２２】
次に、図２（ｃ）に示すように、第２層間絶縁膜１６２の上に、スルーホール１６３に接続される上部配線１６４等を形成する。
【００２３】
その後、必要ならさらに上層の配線層を形成し、保護膜を形成する等して半導体装置が完成する。
【００２４】
以上のように、第１の関連する半導体装置の製造方法では、メモリセル領域１１０と周辺回路領域１３０との間にガードリング１５８を設け、メモリセル領域１１０の第１層間絶縁膜１５５をウエットエッチングする際に、周辺回路領域１３０の第１層間絶縁膜１５５がエッチングされないようにしている。
【００２５】
しかしながら、半導体装置の小型化、キャパシタの微細化に伴い、下部電極１５７の膜厚はますます減少し、下部電極１５７と同一の工程で形成されるガードリング１５８の膜厚も減少することとなった。その結果、ガードリング１５８とサポート膜１５６等との密着性が低下し、それらの間から図３に矢印で示すようにエッチング液が染み出し、周辺回路領域１３０に空洞３０１が形成されるようになった。このような空洞３０１が存在すると、後にスルーホール１６３を形成する際に、空洞３０１内面にも金属膜が形成され、スルーホール１６３間をショートさせてしまうという問題を生じる。
【００２６】
この問題は、ガードリング１５８の膜厚の減少にともない生じたものであるから、ガードリング１５８の膜厚を増加させれば解消する。しかしながら、それはキャパシタの下部電極１５６の膜厚の増加、即ち容量の低下を意味し、素子の微細化、ひいては半導体装置の小型化の妨げとなる。
【００２７】
上記問題を解決した方法（第２の関連する半導体装置の製造方法）について、図４（ａ）乃至（ｃ）及び図５（ａ）乃至（ｃ）を参照して説明する。この方法は、主に、設計ルール３０又は２５ｎｍ世代の半導体装置の製造に用いられる。
【００２８】
まず、図４（ａ）に示すように、メモリセル領域４１０に下部電極４５７を形成する。このとき、第１の方法とは異なり、ガードリングは形成しない。
【００２９】
次に、図４（ｂ）に示すように、メモリセル領域４１０のサポート膜４５６の一部を除去して開口４５９を形成するとともに、周辺回路領域４３０のサポート膜４５６を除去する。
【００３０】
次に、図４（ｃ）に示すように、犠牲膜４５５（関連する第１の方法における第１層間絶縁膜１５５に相当）を全て除去する。
【００３１】
次に、図５（ａ）に示すように、容量絶縁膜（不図示）、上部電極４６０を形成し、さらに、電極プレート４６１を形成する。周辺回路領域４３０の容量絶縁膜、上部電極４６０、及び電極プレート４６１は除去する。
【００３２】
次に、図５（ｂ）に示すように、メモリセル領域４１０を覆い、周辺回路領域４３０を埋設する層間絶縁膜４６２を形成する。そして、層間絶縁膜４６２の上面を平坦化し、層間絶縁膜４６２を貫通するスルーホール４６３を形成する。
【００３３】
次に、図５（ｃ）に示すように、スルーホール４６３に接続される上部配線４６４等を形成する。
【００３４】
その後、保護膜を形成するなどして、半導体装置が完成する。
【００３５】
以上のように、第２の関連する半導体装置の製造方法では、ガードリングを設けず、下部電極の形成に利用した犠牲膜４５５を全て除去する。そして、その後、層間絶縁膜４６２を形成し、周辺回路領域４３０を埋め戻す。この方法によれば、第１の方法とは異なり、周辺回路領域４３０の層間絶縁膜４６２に空洞が形成されることはない。
【００３６】
しかしながら、この方法は、犠牲膜４５５を全て除去してしまうため、第１の方法で可能であったアライメントマークなどのアクセサリを第１の層間絶縁膜に設けておくといったことができない。例えば、図６（ａ）に示すように、犠牲膜４５５にアライメントマーク等のアクセサリ６０１が形成されているとする。アクセサリ６０１は、比較的浅い窪み状に形成され、その内面には、下部電極４５７と同一の金属膜が形成されている。しかしながら、このアクセサリ６０１は、下部電極４５７のように半導体基板上のパッドには接続されていない。このため、犠牲膜４５５が除去されると、矢印で示すように飛散してしまう。このため、犠牲膜４５５にアクセサリを設ける場合には、そのアクセサリが飛散しないように、レイアウトやプロセスに厳しい制限が要求される。
【００３７】
加えて、この方法では、周辺回路領域４３０の埋め戻しの際に、周辺回路領域４３０とメモリセル領域４１０との間の大きな段差のせいで、厚い層間絶縁膜４６２の形成が必要になる。また、図６（ｂ）に示すように、メモリセル領域４１０に大きな段差（凸部）６０３が形成されるため、エッチングを行って、矢印Ａで示すように段差６０３の大部分を取り除き、さらにＣＭＰ（Chemical Mechanical Polishing）等を行って、矢印Ｂで示すように残りの凹凸を除去する必要がある。段差６０３が大きいゆえに、エッチング及びＣＭＰには長時間を要し、また高コストとなる。
【００３８】
本発明は、以上の点を鑑みてなされたものである。
【００３９】
本発明の半導体装置の製造方法は、概略、メモリセル領域及び周辺回路領域が画定された半導体基板上に第１の層間絶縁膜を形成し、第１の層間絶縁膜の一部を除去してメモリセル領域の周囲にガードリング溝を形成し、ガードリング溝を金属導電材で埋めてガードリングとし、ガードリングを覆うように第１の層間絶縁膜上にサポート膜を形成し、メモリセル領域のサポート膜に開口を形成し、開口を通してウエットエッチングを行うことで、周辺回路領域の第１の層間絶縁膜を残したまま、メモリセル領域の第１の層間絶縁膜を除去する、というものである。
【００４０】
以下、本発明の第１の実施の形態に係る半導体装置の製造方法について図７乃至図１１を参照して詳細に説明する。
【００４１】
図７に本実施の形態に係る半導体装置の平面模式図を示す。なお、図７は、半導体装置を構成する各要素の平面的配置を示すものであって、各要素は必ずしも目視できるものではない。
【００４２】
図示の半導体装置７００は、ＤＲＡＭチップであって、マットと呼ばれるメモリセル領域７１０を４個有している。また、図の左右方向中央部には、周辺回路領域７３０が設けられている。
【００４３】
各メモリセル領域７１０には、○印で示される複数のセルキャパシタが配列形成されている。また、各メモリセル領域７１０の周囲には、ガードリング７５６が設けられている。
【００４４】
また、周辺回路領域７３０には、○印で示される複数の下部スルーホール７５７が配列形成されている。
【００４５】
さらに、半導体装置７００の四辺の中央付近には、それぞれ長方形で示されるアクセサリ用窪み７６０が形成されている。
【００４６】
以下、図８乃至図１１を参照して半導体装置７００の製造工程について説明する。なお、各工程で使用される成膜技術やエッチング技術は公知の技術である。また、各図は、図７のＡ−Ａ’線断面図に相当するものである。
【００４７】
まず、半導体基板（Ｓｉ基板）の回路形成面に、メモリセル領域及び周辺回路領域を画定し、各々の領域に必要なＦＥＴ等の素子や、配線、パッド等を形成する。そして、パッド等の表面を覆う絶縁膜、例えばＳｉＮ膜、を形成し、その表面を平坦化する。それから、平坦化された絶縁膜の表面上に第１層間絶縁膜、例えば、ＳｉＯ２膜、を形成する。図８（ａ）にその状態を示す。但し、半導体基板は省略されており、パッドよりも上層の部分が示されている。また、本発明に直接関係のない部分は省かれており、実際の半導体装置に比べ、その構成は著しく簡略化されている。
【００４８】
図８（ａ）において、左側がメモリセル領域７１０、右側が周辺回路領域７３０である。
【００４９】
メモリセル領域７１０には、キャパシタ接続用のパッド７５１が形成されている。また、メモリセル領域７１０と周辺回路領域７３０との境界にはダミーパッド７５２が成形されている。さらに、周辺回路領域７３０には、スルーホール接続用のパッド７５３が形成されている。
【００５０】
パッド７５１−７５３を覆うように絶縁膜７５４が形成され、絶縁膜７５４の上には、第１層間絶縁膜７５５が形成されている。
【００５１】
次に、フォトリソグラフィ技術を用いて、第１層間絶縁膜７５５及び絶縁膜７５４の一部を除去し、ダミーパッド７５２及びスルーホール接続用のパッド７５３にそれぞれ達するガードリング溝とスルーホール用穴とを形成する。ガードリング溝は、メモリセル領域７１０を囲むように形成される。そして、図８（ｂ）に示すように、形成したガードリング溝とスルーホール用穴とを金属導電膜、例えばＷ（タングステン）膜、で埋める。これはプラグ形成技術により行うことができる。こうして、ガードリング溝に埋設されたガードリング７５６とスルーホール用穴に埋設された下部スルーホール７５７とを形成する。
【００５２】
次に、図８（ｃ）に示すように、ガードリング７５６及び下部スルーホール７５７の上面と第１層間絶縁膜７５５の上にサポート膜７５８、例えばＳｉＮ膜、を形成する。
【００５３】
次に、図９（ａ）に示すように、フォトリソグラフィにより、サポート膜７５８、第１層間絶縁膜７５５及び絶縁膜７５４の一部を除去し、キャパシタ接続用のパッド７５１に達する下部電極用穴７５９を形成する。複数の下部電極用穴７５９のうち、最外周に位置する穴はダミー電極用であるため、ガードリング７５６に接するように形成してもよい。また、下部電極用穴７５９の形成と同時に、アライメントマーク等のアクセサリ用窪み７６０を形成するようにしてもよい。アクセサリ用窪み７６０の深さは、第１層間絶縁膜７５５の厚みより浅くてもよい。アクセサリ用窪み７６０の深さを第１層間絶縁膜７５５を貫通するように形成する必要がないので、プロセス特性のパターンサイズ差（粗密差）を考慮しなければならないという制限が緩和される。
【００５４】
次に、図９（ｂ）に示すように、下部電極となる導電膜７６１、例えばＴｉＮ膜、を形成する。導電膜７６１の形成には、下部電極用穴７５９の内周壁面にも形成されるように、ＣＶＤ（Chemical Vapor Developer）法を用いることができる。この導電膜７６１は、ガードリングの形成には関係がないので、エッチング液の染み出しを考慮することなく薄くすることできる。
【００５５】
次に、図９（ｃ）に示すように、導電膜７６１の不要部分をＣＭＰ等で除去し、下部電極用穴７５９内の導電膜７６１を下部電極７６２とし、また、アクセサリ用窪み７６０内の導電膜７６１をアクセサリ７６３とする。さらに、リソグラフィーを用いて、メモリセル領域７１０のサポート膜７５８の一部を除去して開口７６４を形成する。開口７６４は、エッチング液の進入口となる。なお、開口７６４の位置は任意であり、図９（ｃ）は、開口７６４と下部電極７６２との位置関係を正しく示すものではない。
【００５６】
次に、図１０（ａ）に示すように、例えばフッ酸を用いたウエットエッチングにより、メモリセル領域７１０の第１層間絶縁膜７５５を除去する。開口７６４から進入したエッチング液は側方へも回り込み、メモリセル領域７１０の第１層間絶縁膜７５５を完全に除去する。これにより、下部電極７６２の外周壁面が露出する。
【００５７】
エッチング液は、周辺回路領域７３０へも進もうとするが、ガードリング７５６及びサポート膜７５８によって阻まれる。ガードリング７５６は、関連する第１の方法とは異なり、下部電極７６２と同一の薄い導電膜ではなく、厚みのある金属プラグ（プラグ構造）なので、サポート膜７５８等と良好に密着し、エッチング液の染み出しを効果的に阻止する。
【００５８】
また、アクセサリ７６３は、サポート膜７５８に固定されており、エッチング液によるリフトオフは生じず、半導体基板側のパッド等に接続されていなくても飛散することはない。
【００５９】
次に、図１０（ｂ）に示すように、容量絶縁膜（不図示）、上部電極７６５を形成し、さらに、電極プレート７６６を形成する。容量絶縁膜としては、酸化ジルコニウム、酸化アルミニウム、酸化ハフニウム等の高誘電体膜を用いることができる。また上部電極７６５としては、ＴｉＮ膜とボロンドープドポリシリコンの野組み合わせ等を用いることができる。さらに、電極プレート７６６としては、タングステン等を用いることができる。
【００６０】
次に、図１０（ｃ）に示すように、電極プレート７６６及び上部電極７６５を加工する。周辺回路領域７３０にはサポート膜７５８が残っており、その表面は平坦である。それゆえ、サポート膜７５８の上に形成されている上部電極７６５及び電極プレート７６６の一部を配線７６７として利用することができる。関連する第２の方法では、周辺回路領域のサポート膜が除去されてしまうので、このような配線は実現できない。
【００６１】
次に、図１１（ａ）に示すように、電極プレート７６６及び配線７６７を埋設する第２層間絶縁膜７６８、たとえばＳｉＯ２膜、を形成し、その表面を平坦化する。
【００６２】
次に、図１１（ｂ）に示すように、第２層間絶縁膜７６８を貫通し、下部スルーホール７５７に接続する上部スルーホール７６９を形成する。上部スルーホール７６９の径は、下部スルーホール７５７の径と異なっていてもよい。また、同工程により、電極プレート７６６及び配線７６７にそれぞれ接続されるスルーホールも形成する。
【００６３】
スルーホールを上下二段構成としたことで、レイアウト制限が緩和される。例えば、上部スルーホールのエッチ時間は一段構成の場合に比べ半分以下となるので、穴径を小さくできる。これにより、上部配線のピッチを小さくすることができる。また、上部スルーホール７６９と下部スルーホール７５７との間に配線７６７を介在させることができるので、これらは必ずしも真上真下の位置関係に無くてもよい。換言するとスルーホールにより接続される下層配線の結線部と上層配線の結線部とは、真上真下の位置関係に無くてもよい。
【００６４】
次に、図１１（ｃ）に示すように、例えば、アルミニウムや銅からなる上部配線７７２を形成する。
【００６５】
その後、必要ならさらに上層の配線層を形成し、保護膜を形成するなどして半導体装置が完成する。
【００６６】
以上のように、本実施の形態に係る半導体装置の製造方法によれば、ガードリングをプラグ構造にしたことで、その周辺におけるエッチング液の染み出しを効果的に防止できる。加えて、アクセサリの飛散もない。
【００６７】
以上、本発明について好ましい実施形態に即して説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能である。
【００６８】
上述した各膜の材料、寸法、成膜方法、成膜条件、エッチング方法、あるいはエッチング条件等は、単なる例示に過ぎず、他の材料や、他の方法、異なる寸法或いは条件を採用することができる。
【符号の説明】
【００６９】
１１０ メモリセル領域
１３０ 周辺回路領域
１５１，１５２，１５３ パッド
１５４ 絶縁膜
１５５ 第１層間絶縁膜
１５６ サポート膜
１５７ 下部電極
１５８ ガードリング
１５９ 開口
１６０ 上部電極
１６１ 電極プレート
１６２ 第２層間絶縁膜
１６３ スルーホール
１６４ 上部配線
３０１ 空洞
４１０ メモリセル領域
４３０ 周辺回路領域
４５５ 犠牲膜
４５６ サポート膜
４５７ 下部電極
４５９ 開口
４６０ 上部電極
４６１ 電極プレート
４６２ 層間絶縁膜
４６３ スルーホール
４６４ 上部配線
６０１ アクセサリ
６０３ 段差
７１０ メモリセル領域
７３０ 周辺回路領域
７５１，７５３ パッド
７５２ ダミーパッド
７５４ 絶縁膜
７５５ 第１層間絶縁膜
７５６ ガードリング
７５７ 下部スルーホール
７５８ サポート膜
７５９ 下部電極用穴
７６０ アクセサリ用窪み
７６１ 導電膜
７６２ 下部電極
７６３ アクセサリ
７６４ 開口
７６５ 上部電極
７６６ 電極プレート
７６７ 配線
７６８ 第２層間絶縁膜
７６９ 上部スルーホール
７７０，７７１ スルーホール
７７２ 上部配線
【特許請求の範囲】
【請求項１】
メモリセル領域及び周辺回路領域が画定された半導体基板上に第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜の一部を除去して前記メモリセル領域の周囲にガードリング溝を形成し、
前記ガードリング溝を金属導電材で埋めてガードリングとし、
前記ガードリングを覆うように前記第１の層間絶縁膜上にサポート膜を形成し、
前記メモリセル領域の前記サポート膜に開口を形成し、
前記開口を通してウエットエッチングを行うことで、前記周辺回路領域の前記第１の層間絶縁膜を残したまま、前記メモリセル領域の前記第１の層間絶縁膜を除去する、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記ガードリング溝を形成するときに、前記周辺回路領域の前記第１の層間絶縁膜に第１のスルーホール用穴を形成し、
前記ガードリング溝を前記金属導電材で埋めるとき、前記第１のスルーホール用穴を前記金属導電材で埋める、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ウエットエッチングの後、
前記サポート膜の上に第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜を貫通して前記第１のスルーホール用穴に埋められた前記金属導電材に達する第２のスルーホール用穴を形成する、
ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記サポート膜を形成した後であって、前記メモリセル領域の前記サポート膜に前記開口を形成する前に、
前記サポート膜と前記第１の層間絶縁膜とを貫通するキャパシタ用穴を、前記メモリセル領域に形成し、
前記キャパシタ用穴の内表面を覆う下部電極を形成する、
ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記キャパシタ用穴を形成するとき、前記周辺回路領域の前記サポート膜及び前記第１の層間絶縁膜を一部除去してアクセサリ用窪み又は穴を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記下部電極を形成した後、
容量絶縁膜及び上部電極膜を形成し、
前記容量絶縁膜及び前記上部電極膜をパターニングし、
その後、前記容量絶縁膜及び前記上部電極膜を埋め込むように前記第２の層間絶縁膜を形成し、
少なくとも前記第２の層間絶縁膜及び前記サポート膜を貫き、前記第１のスルーホール形成用穴に埋められた前記金属導電材に達する第２のスルーホール用穴を形成する、
ことを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
前記容量絶縁膜及び前記上部電極膜をパターニングするとき、前記第２の絶縁膜上に前記上部電極膜の一部を配線として残すことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
請求項１乃至７のいずれかに記載の半導体装置の製造方法により製造されたことを特徴とする半導体装置。
【請求項９】
メモリセル領域と周辺回路領域との境界に形成され、金属導電材で埋め込まれたガードリングと、
前記メモリセル領域に形成され、前記ガードリングの一方の側壁に接する上部電極を備えるクラウン構造のキャパシタと、
前記周辺回路領域に形成され、前記ガードリングの他方の側壁に接する第１の層間絶縁膜と、
を含むことを特徴とする半導体装置。
【請求項１０】
前記第１の層間絶縁層を貫通して形成された下部スルーホールと、
前記第１の層間絶縁膜の上に設けられた第２の層間絶縁膜と、
前記第２の層間絶縁膜を貫通して形成され、前記下部スルーホールに接続された上部スルーホールと、
を含むことを特徴とする請求項９に記載の半導体装置。
【請求項１】
メモリセル領域及び周辺回路領域が画定された半導体基板上に第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜の一部を除去して前記メモリセル領域の周囲にガードリング溝を形成し、
前記ガードリング溝を金属導電材で埋めてガードリングとし、
前記ガードリングを覆うように前記第１の層間絶縁膜上にサポート膜を形成し、
前記メモリセル領域の前記サポート膜に開口を形成し、
前記開口を通してウエットエッチングを行うことで、前記周辺回路領域の前記第１の層間絶縁膜を残したまま、前記メモリセル領域の前記第１の層間絶縁膜を除去する、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記ガードリング溝を形成するときに、前記周辺回路領域の前記第１の層間絶縁膜に第１のスルーホール用穴を形成し、
前記ガードリング溝を前記金属導電材で埋めるとき、前記第１のスルーホール用穴を前記金属導電材で埋める、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ウエットエッチングの後、
前記サポート膜の上に第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜を貫通して前記第１のスルーホール用穴に埋められた前記金属導電材に達する第２のスルーホール用穴を形成する、
ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記サポート膜を形成した後であって、前記メモリセル領域の前記サポート膜に前記開口を形成する前に、
前記サポート膜と前記第１の層間絶縁膜とを貫通するキャパシタ用穴を、前記メモリセル領域に形成し、
前記キャパシタ用穴の内表面を覆う下部電極を形成する、
ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記キャパシタ用穴を形成するとき、前記周辺回路領域の前記サポート膜及び前記第１の層間絶縁膜を一部除去してアクセサリ用窪み又は穴を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記下部電極を形成した後、
容量絶縁膜及び上部電極膜を形成し、
前記容量絶縁膜及び前記上部電極膜をパターニングし、
その後、前記容量絶縁膜及び前記上部電極膜を埋め込むように前記第２の層間絶縁膜を形成し、
少なくとも前記第２の層間絶縁膜及び前記サポート膜を貫き、前記第１のスルーホール形成用穴に埋められた前記金属導電材に達する第２のスルーホール用穴を形成する、
ことを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
前記容量絶縁膜及び前記上部電極膜をパターニングするとき、前記第２の絶縁膜上に前記上部電極膜の一部を配線として残すことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
請求項１乃至７のいずれかに記載の半導体装置の製造方法により製造されたことを特徴とする半導体装置。
【請求項９】
メモリセル領域と周辺回路領域との境界に形成され、金属導電材で埋め込まれたガードリングと、
前記メモリセル領域に形成され、前記ガードリングの一方の側壁に接する上部電極を備えるクラウン構造のキャパシタと、
前記周辺回路領域に形成され、前記ガードリングの他方の側壁に接する第１の層間絶縁膜と、
を含むことを特徴とする半導体装置。
【請求項１０】
前記第１の層間絶縁層を貫通して形成された下部スルーホールと、
前記第１の層間絶縁膜の上に設けられた第２の層間絶縁膜と、
前記第２の層間絶縁膜を貫通して形成され、前記下部スルーホールに接続された上部スルーホールと、
を含むことを特徴とする請求項９に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−６５６９１（Ｐ２０１３−６５６９１Ａ）
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願番号】特願２０１１−２０３４０３（Ｐ２０１１−２０３４０３）
【出願日】平成２３年９月１６日（２０１１．９．１６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願日】平成２３年９月１６日（２０１１．９．１６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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