半導体装置およびその製造方法
【課題】層間絶縁膜を除去するエッチング中に、異常エッチングを防止する。エッチング工程において加わる水圧や風圧によりガードリングの形状が変形して剥離し、欠陥が発生することを防止する。
【解決手段】半導体装置は、メモリセル領域を囲むように設けられたガードリングと、ガードリングの外側に設けられた周辺回路領域と、ガードリング及び周辺回路領域上に設けられた支持体膜と、周辺回路領域内に設けられたコンタクトプラグとを有する。ガードリングとコンタクトプラグは、同一の導電材料から構成される。
【解決手段】半導体装置は、メモリセル領域を囲むように設けられたガードリングと、ガードリングの外側に設けられた周辺回路領域と、ガードリング及び周辺回路領域上に設けられた支持体膜と、周辺回路領域内に設けられたコンタクトプラグとを有する。ガードリングとコンタクトプラグは、同一の導電材料から構成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から、情報を記憶させるメモリセル領域と、このメモリセル領域への情報の書き込み、読み出し等を制御する周辺回路領域と、を有するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体装置が使用されている。この半導体装置では、機械的、熱的ストレスにより、メモリセル領域にクラックや剥離が発生することを防止する目的で、ガードリングが形成されている。
【０００３】
特許文献１（特開２０００−１９６０３８号公報）には、メモリセル領域を囲む環状の構造体から構成されるガードリングを備えた半導体装置が開示されている（請求項２、図５〜９、段落［００３５］〜［００５１］）。
【０００４】
特許文献２（特開２００４−１１１６２６号公報）には、キャパシタ領域と、周辺領域とを備え、キャパシタ領域と周辺領域との間を遮るように延びるガードリングを備えた半導体装置が開示されている（請求項４、５、図３５、段落［００６４］〜［００６６］）。
【０００５】
図９〜１２は、関連する半導体装置の製造方法を説明する図である。図９に示すように、メモリセル領域においてトランジスタ、コンタクトプラグ、層間絶縁膜４０及び支持体膜２５等を形成した後、層間絶縁膜４０及び支持体膜２５を貫通するコンタクトホール４１と、ガードリング溝４２を同時に形成する。
【０００６】
次に、図１０に示すように、コンタクトホール４１及びガードリング溝４２内から支持体膜２５上までを覆う第１キャパシタ電極材料を成膜する。ＣＭＰ法を用いて、第１キャパシタ電極材料を研磨除去して、メモリセルコンタクトホール２６内に第１キャパシタ電極材料を残存させる。この際、コンタクトホール４１及びガードリング溝４２は、第１キャパシタ電極材料によって完全に埋め込まないことにより、それぞれ凹状のキャパシタの下部電極２８及びガードリング４３を形成する。
【０００７】
次に、図１１に示すように、フォトリソグラフィー技術とドライエッチング技術を用いて、メモリセル領域の層間絶縁膜４０の一部を露出させるように支持体膜２５に開口部２９を形成する。エッチング剤をこの開口部２９から侵入させて層間絶縁膜４０をエッチングすることにより、下部電極２８の外壁を露出させる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−１９６０３８号公報
【特許文献２】特開２００４−１１１６２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、関連する半導体装置の製造方法では、ガードリングを凹状の下部電極と同時に形成するため、ガードリングの形状及び厚さは凹状の下部電極と同じものとなっていた。このため、ガードリングの機械的強度が小さく、図１３に示すように、エッチング工程等において、ガードリングに加わる水圧や風圧により、ガードリングの形状が変形・剥離して欠陥が発生する場合があった。
【００１０】
また、支持体膜２５の成膜厚さの上限値には限界があった。例えば、支持体膜２５としてシリコン窒化膜を用いた場合、下記のような問題点があるため、支持体膜の厚さは１００ｎｍ以下とする必要があった。
（ａ）応力が大きい膜であるためウエハの反りが大きくなり、基板に欠陥を発生させる。
（ｂ）クラックが入りやすい。
（ｃ）エッチングしにくい膜であるため、高アスペクト比のコンタクトホールのエッチング形成が難しくなる。
【００１１】
図１２に示すように、関連する半導体装置の製造方法では、ガードリングと支持体膜の接触長さは支持体膜の膜厚と同程度となる。このため、上記のように支持体膜の厚さの上限値に限界があると、接触長さは該上限値以下に制限されることとなっていた。この結果、ガードリングと支持体膜の接触長さが短くなり、上記エッチング工程中等に、支持体膜とガードリングの接触部分からエッチング液が染み込んで周辺回路領域の層間絶縁膜をエッチングする、異常エッチングが発生する場合があった。
【課題を解決するための手段】
【００１２】
一実施形態は、
キャパシタを有するメモリセル領域と、
前記メモリセル領域を囲むように設けられたガードリングと、
前記ガードリングの外側に設けられ、層間絶縁膜を有する周辺回路領域と、
前記ガードリング上及び前記周辺回路領域の少なくとも一部の層間絶縁膜上に設けられると共に、前記メモリセル領域内のキャパシタに接するように設けられた支持体膜と、
前記周辺回路領域内に設けられたコンタクトプラグと、
を有し、
前記ガードリングとコンタクトプラグは、同一の導電材料から構成される半導体装置に関する。
【００１３】
他の実施形態は、
複数のキャパシタと、
前記複数のキャパシタを囲むように設けられたガードリングと、
前記ガードリング上に設けられると共に、前記複数のキャパシタに接するように設けられた支持体膜と、
前記ガードリングと同一の導電材料から構成されたコンタクトプラグと、
を有する半導体装置に関する。
【００１４】
他の実施形態は、
半導体基板と、前記半導体基板の上方に層間絶縁膜とを有する構造体を準備する工程と、
前記構造体のメモリセル領域を囲むように前記層間絶縁膜内にガードリング溝、及び前記構造体のガードリング溝の外側に位置する周辺回路領域の前記層間絶縁膜内にコンタクトホールを形成する工程と、
前記ガードリング溝及びコンタクトホール内に導電材料を充填することにより、それぞれガードリング及びコンタクトプラグを形成する工程と、
前記ガードリング、並びに前記メモリセル領域及び周辺回路領域の前記層間絶縁膜上に支持体膜を形成する工程と、
前記メモリセル領域の前記層間絶縁膜及び支持体膜内に下部電極を形成する工程と、
前記メモリセル領域の前記支持体膜内に開口を設ける工程と、
前記支持体膜をマスクに用いたエッチングにより、前記メモリセル領域内の層間絶縁膜を除去する工程と、
前記下部電極上に順に、容量絶縁膜、上部電極を形成することによりキャパシタを得る工程と、
を有する半導体装置の製造方法に関する。
【００１５】
他の実施形態は、
半導体基板と、前記半導体基板の上方に層間絶縁膜とを有する構造体を準備する工程と、
前記構造体のメモリセル領域を囲むように前記層間絶縁膜内にガードリング、及び前記構造体のガードリングの外側に位置する周辺回路領域の前記層間絶縁膜内にコンタクトプラグを形成する工程と、
前記ガードリング、並びに前記メモリセル領域及び周辺回路領域の前記層間絶縁膜上に支持体膜を形成する工程と、
前記メモリセル領域の層間絶縁膜及び支持体膜内に下部電極を形成する工程と、
前記メモリセル領域の前記支持体膜内に開口を設ける工程と、
前記支持体膜をマスクに用いたエッチングにより、前記メモリセル領域内の層間絶縁膜を除去する工程と、
前記下部電極上に順に、容量絶縁膜、上部電極を形成することによりキャパシタを得る工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【００１６】
層間絶縁膜を除去するエッチング中に、エッチング液が支持体膜とガードリングの間の接触部分から染み出してエッチングを行う異常エッチングを効果的に防止できる。
【００１７】
ガードリングの機械的強度を大きくすることにより、エッチング工程において加わる水圧や風圧によりガードリングの形状が変形して剥離し、欠陥が発生することを防止できる。
【００１８】
コンタクトプラグとガードリングを同時に形成するため、工程数を減らすことができる。この結果、製造コストを低減することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図２Ａ】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図２Ｂ】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図３Ａ】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図３Ｂ】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図４Ａ】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図４Ｂ】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図５】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図６Ａ】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図６Ｂ】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図７】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図８】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図９】関連する半導体装置の製造方法の一例の一工程を表す図である。
【図１０】関連する半導体装置の製造方法の一例の一工程を表す図である。
【図１１】関連する半導体装置の製造方法の一例の一工程を表す図である。
【図１２】関連する半導体装置の製造方法の一例の一工程を表す図である。
【図１３】関連する半導体装置の製造方法の一例の一工程を表す図である。
【発明を実施するための形態】
【００２０】
以下では、実施例を用いて、本発明の具体的な態様を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。
【００２１】
まず、図１に示すように、半導体基板１に素子分離領域２と素子形成領域３を形成した。本実施例では、半導体基板１にはシリコン基板を用いた。半導体基板１はこれに限定されるわけではなく、ゲルマニウム材料、シリコンゲルマニウム材料等から成る基板や、ＳＯＩ基板等を用いることができる。
【００２２】
半導体基板１の素子形成領域３には、以下のように、メモリセル領域Ｘと、メモリセル領域Ｘの周りに形成される周辺回路領域Ｙを形成した。メモリセル領域Ｘと周辺回路領域Ｙの境界には後で説明するガードリング形成領域が位置している。メモリセル領域Ｘ及び周辺回路領域Ｙでは、半導体基板１に、ゲート絶縁膜４、ゲート電極膜５、マスク絶縁膜６を順次、形成した。この後、これらの膜のパターニングを行い、上部にマスク絶縁膜６を有するゲート電極５を形成した。このゲート電極５は、メモリセル領域のワード線となる。
【００２３】
イオン注入を行うことにより、ゲート電極５に対して、自己整合的にセルソース／ドレイン領域７及び周辺ソース／ドレイン領域１２を形成した。この後、ゲート電極５の側壁に、サイドウォール絶縁膜８を形成した。
【００２４】
半導体基板上の全面に第１層間絶縁膜９を形成した。第１層間絶縁膜９を貫通して、セルソース／ドレイン領域７を露出させるようにコンタクトホールを開孔した。この後、コンタクトホール内に導電材料を充填することによって、セルソース／ドレイン領域７に接続するセルコンタクトプラグ１０を形成した。導電材料としては、リンドープトシリコン膜を用いた。なお、導電材料には、チタン膜、窒化チタン膜、タングステン膜などの高融点金属から成るプラグを用いても良い。
【００２５】
第１層間絶縁膜９上の全面に、第２層間絶縁膜１１を形成した。次に、第２層間絶縁膜１１を貫通してセルコンタクトプラグ１０の一部を露出させると共に、第１層間絶縁膜９と第２層間絶縁膜１１を貫通して周辺ソース／ドレイン領域１２が露出するようにコンタクトホールを開孔した。
【００２６】
セルコンタクトプラグ１０の一部を露出させるように設けたコンタクトホール内に導電材料を充填することにより、セルコンタクトプラグ１０と接続するビット線コンタクトプラグ１３を形成した。また、これと同時に、周辺ソース／ドレイン領域１２を露出させるように設けたコンタクトホール内に導電材料を充填することにより、周辺ソース／ドレイン領域１２と接続する第１周辺コンタクトプラグ１４を形成した。
【００２７】
次に、ビット線コンタクトプラグ１３に接続するビット線１５と、第１周辺コンタクトプラグ１４に接続する第１配線１６をパターニング形成した。この際、ビット線１５及び第１配線１６の膜厚は１００ｎｍで形成した。
【００２８】
ビット線１５上に第３層間絶縁膜材料を成膜した。この材料は、プラズマ酸化膜であり、その膜厚は５００ｎｍとした。この第３層間絶縁膜材料をＣＭＰ法で研磨し、ビット線１５上で２００ｎｍ、第２層間絶縁膜１１上で３００ｎｍの膜厚を有する第３層間絶縁膜１７を形成した。
【００２９】
次に、第２層間絶縁膜１１及び第３層間絶縁膜１７を貫通して、セルコンタクトプラグ１０を露出させるようにコンタクトホールを開孔した後、コンタクトホール内に導電材料を充填することによって、キャパシタコンタクトプラグ１８を形成した。
【００３０】
次に、全面に導電材料を形成した後、リソグラフィー技術とドライエッチング法により、キャパシタコンタクトプラグ１８に接続するキャパシタパッドａを形成した。キャパシタパッドａの形成と同時にガードリング溝形成領域にガードリングパッドｂ、周辺回路領域にコンタクトパッドｃを形成した。これらのパッドａ、ｂ、ｃの膜厚は１００ｎｍとした。
【００３１】
パッドａ、ｂ、ｃの材料には、タングステン膜を用いた。なお、パッドａ、ｂ、ｃの材料は窒化チタン膜に限定されず、リンや砒素などの不純物を導入したドープトシリコン膜や、窒化チタン膜あるいは窒化チタン膜とタングステン膜の積層膜などの高融点金属膜を用いることができる。
【００３２】
次に、パッドａ、ｂ、ｃの表面を含む全面に、ストッパー絶縁膜１９を形成した。ストッパー絶縁膜１９の材料としては、シリコン窒化膜を用いた。なお、ストッパー絶縁膜１９の材料はシリコン窒化膜に限定されず、後述する図６の第４層間絶縁膜を除去するエッチング工程においてエッチング速度が第４層間絶縁膜よりも遅い膜であれば用いることができる。ストッパー絶縁膜１９の膜厚は１００ｎｍとした。
【００３３】
次に、ストッパー絶縁膜１９上の全面に、第４層間絶縁膜２０を形成した。第４層間絶縁膜２０の材料には、ＢＰＳＧ膜を用いた。なお、第４層間絶縁膜２０の材料はＢＰＳＧ膜に限定されず、ＳＯＧ膜、プラズマ酸化膜などのシリコン酸化膜を用いてもよい。また、こららの材料を積層した積層膜としても良い。第４層間絶縁膜２０の膜厚は、２０００ｎｍとして形成した。
【００３４】
次に、図２Ａの断面図に示すように、フォトリソグラフィー技術とドライエッチング技術を用いて、第４層間絶縁膜２０とストッパー絶縁膜１９を貫通してガードリングパッドｂが露出するようにガードリング溝２２を形成した。また、これと同時に、第４層間絶縁膜２０とストッパー絶縁膜１９を貫通してコンタクトパッドｃを露出させる第２周辺コンタクトホール、及び第４層間絶縁膜２０とストッパー絶縁膜１９と第３層間絶縁膜１７を貫通し第１配線１６の一部を貫通して第１配線１６を露出させる第２周辺コンタクトホールを形成した。以下、キャパシタパッドｃを露出させるものを第２周辺コンタクトホール２１ｂ、第１配線を露出させるものを第１周辺コンタクトホール２１ａと呼ぶこととする。第１周辺コンタンクトホール２１ａおよび第２周辺コンタクトホール２１ｂのトップ径Ｄ２（最上部の径）は２００ｎｍ、ガードリング溝の幅Ｄ１は２５０ｎｍとして形成した。
【００３５】
ここで、マスク設計上では、第１および第２周辺コンタクトホール２１ａ，２１ｂの直径Ｄ２とガードリング溝幅Ｄ１は共に２００ｎｍとして設計した。しかし、溝状パターンを有するガードリング溝２２は、ホール状のパターンを有する第１および第２周辺コンタクトホール部に比べて露光解像度が高くなる。このため、フォトリソグラフィー技術を用いたパターン形成では、ガードリング溝幅Ｄ１は各々の周辺コンタクトホール径Ｄ２よりも大きく形成された。
【００３６】
第１周辺コンタクトホール２１ａの深さは２３００ｎｍあり、そのアスペクト比は約１２と高アスペクト比を有した。
【００３７】
図２Ｂは、メモリセル領域５０と周辺回路領域５１の位置関係を示す平面図である。図１および図２Ａは、図２Ｂに示した２Ｂ−２Ｂ‘線の断面図に相当している。図１のＸ領域は図２Ｂにおけるメモリセル領域５０の一部に相当し、図１のＹ領域は図２Ｂにおける周辺回路領域５１の一部に相当している。図２Ｂにおいて、幅Ｄ１を有するガードリング溝２２は、メモリセル領域５０を囲む環状の形状を有している。図２Ｂでは、ガードリング溝２２の４つのコーナーが湾曲しているが、実質的に四角形である。また、ガードリング溝２２で囲まれていない、ガードリング溝２２の外側の領域は、周辺回路領域５１を構成する。Ｄ２の直径を有する第１および第２周辺コンタクトホール２１ａ，２１ｂは、ガードリング溝２２に隣接して周辺回路領域に配置されている。環状形状を有するガードリング溝２２の下には、図１に示したガードリングパッド２１ｂがガードリング溝２２と同じ環状形状で形成されている。なお、図２Ｂでは、一例として、第１および第２周辺コンタクトホール２１ａ，２１ｂがガードリング溝２２の右側に位置された状態を示しているが、右側以外の位置に配置される場合もあり得る。
【００３８】
ここで、図２Ａは断面図、図２Ｂは図２Ａの断面に相当する部分を含む平面図を示しているが、この関係は図３以降も同じである。
【００３９】
次に、図３Ａ及び図３Ｂに示すように、ガードリング溝２２、第１および第２周辺コンタクトホール２１ａ，２１ｂを、第１導電膜プラグ材で埋め込んだ。第１導電膜プラグ材としては、窒化チタン膜とタングステン膜の積層膜を用いた。まず、ガードリング溝２２、第１および第２周辺コンタクトホール２１ａ，２１ｂが埋まらないように膜厚１０ｎｍの窒化チタンを全面に形成した後、上記の溝やホールを埋め込むように膜厚１９０ｎｍのタングステン膜を形成した。前述のように、ガードリング溝の幅Ｄ１は２５０ｎｍ、第１および第２周辺コンタクトホール２１ｂのトップ径Ｄ２は２００ｎｍとなっているので、これらの溝やホールは厚さ１０ｎｍの窒化チタン膜と厚さ１９０ｎｍのタングステン膜で完全に埋め込まれる。
【００４０】
次に、第４層間絶縁膜２０上に形成された第１導電膜プラグ材をＣＭＰ法により研磨除去し、第１導電膜プラグ材から成る第１周辺コンタクトプラグ２３ａ、第２周辺コンタクトプラグ２３ｂ、ガードリング２４を形成した。なお、この工程では、ＣＭＰ法の代わりに、ドライエッチング技術を用いたエッチバックを行っても良い。上記の工程により、メモリセル領域５０を囲むように、環状形状を有するガードリング２４を形成した。ガードリング２４の幅は、ガードリング溝の幅で規定されるが、１００〜３００ｎｍの範囲とすることが好ましい。ガードリング溝の幅が１００ｎｍ未満では、同時に形成する周辺コンタクトホールのアスペクト比が大きくなり、加工が困難となって非開口の問題が発生する場合がある。また、ガードリング溝の幅が３００ｎｍより大きくなるとガードリング材料の埋設が困難になると共に半導体チップ面積縮小の弊害となる場合がある。
【００４１】
次に、図４Ａ及びＢに示すように、メモリセル領域５０内にキャパシタホール２６を形成した。
まず、第４層間絶縁膜２０、ガードリング２４、第２周辺コンタクトプラグ２３ａ、２３ｂ上を覆うように、全面に支持体膜２５を形成した。支持体膜２５には、膜厚１００ｎｍのシリコン窒化膜を用いた。このシリコン窒化膜は、種々の方法で形成することが可能であるが、形成された膜のエッチング速度を抑制できる観点から、ジクロロシランとアンモニアを原料ガスとする低圧ＣＶＤ法、あるいはモノシランとアンモニアを原料ガスとするＨＤＰ−ＣＶＤ（高密度プラズマＣＶＤ）法で形成することが望ましい。なお、各々の成膜法においては、他のシリコン原料および窒素原料を用いることもできる。なお、支持体膜２５の材料はこれに限定されず、後述する図６の工程において第４層間絶縁膜２０の除去の際のエッチング速度が第４層間絶縁膜２０よりも遅い材料であれば、何れの材料も用いることができる。支持体膜２５の膜厚は１００ｎｍとして形成した。
【００４２】
次に、リソグラフィー技術を用いて、図４Ｂに示すように、メモリセル領域５０内に規則的に配置されたフォトレジストからなる複数のホールパターンを支持体膜２５上に形成した（図には示していない）。次に、フォトレジストをマスクとして異方性ドライエッチングを施し、支持体膜２５、第４層間絶縁膜２０、及びストッパー絶縁膜１９を貫通し、その底部にキャパシタパッドａが露出するキャパシタホール２６を形成した。キャパシタホール２６のトップ径（最上部の径）は１５０ｎｍとした。キャパシタホール２６の深さは約２０００ｎｍであり、アスペクト比は約１３と、高アスペクト比のキャパシタホールを形成した。なお、この異方性ドライエッチングでは、マスクとしてフォトレジストを用いているが、フォトレジストの下層にハードマスクとして非晶質シリコン膜やシリコン膜を形成し、フォトレジストのマスクパターンをドライエッチングによりハードマスクに一旦、転写した後、そのハードマスクを用いて支持体膜２５、第４層間絶縁膜２０、及びストッパー絶縁膜１９を異方性ドライエッチングする方法を用いることもできる。この方法を用いることにより高精度のキャパシタホール２６を形成することができる。
【００４３】
次に、フォトレジストを除去した後、キャパシタホール２６内面から支持体膜２５上面までを覆う第１キャパシタ電極材料を成膜した。第１キャパシタ電極材料の膜厚は３０ｎｍとし、その膜厚はキャパシタホール２６内を完全に埋め込まないようにした。第１キャパシタ電極材料の材料には、窒化チタン膜を用いた。なお、第１キャパシタ電極材料の材料はこれに限定されるわけではなく、リンや砒素などの不純物を導入したドープトシリコン膜や、タングステンやルテニウムなどの高融点金属膜を用いることができる。
【００４４】
次に、ＣＭＰ法を用いて、第１キャパシタ電極材料を研磨除去して、支持体膜２５の上面を露出させると共に、キャパシタホール２６の内面に沿うように第１キャパシタ電極材料を残存させた。これにより、断面が凹状のキャパシタの下部電極２８が形成された。なお、下部電極２８の形成方法は、ＣＭＰ法に限定されず、ドライエッチング技術を用いて形成することもできる。図５はこの状態を表す図である。
【００４５】
次に、図６Ａ及びＢに示すように、リソグラフィー技術とドライエッチング技術を用いて、メモリセル領域５０内の第４層間絶縁膜２０の一部を露出させるように支持体膜２５に開口部２９を形成した（以後、この開口部２９を「支持体膜開口部」と呼ぶ場合がある）。この支持体膜開口部２９は、後述する図７の工程において、第４層間絶縁膜２０をエッチングするエッチング剤を侵入させるための侵入口となる。支持体膜開口部２９は、平面で見て、個々の下部電極の外縁のうちおよそ半分が取り除かれるように形成される。下部電極２８の外縁のうち約半分の部分は、残存する支持体膜２５に接続されている。この残存する支持体膜２５は、下部電極２８の倒れを抑制させる働きを持つ梁２５ａとなる。梁２５ａは、個々の下部電極２８を相互に連結し、メモリセル領域５０の外側、すなわち周辺回路領域５１に位置する支持体膜２５に接続されている。全ての下部電極２８はいずれかの梁２５ａに接続されている。また、全ての梁２５ａは、メモリセル領域の外側に位置する広い領域の支持体膜２５に接続されているので、機械的強度を維持することができ、したがって、梁２５ａに接続されている下部電極２８の機械的強度を維持することができる。
【００４６】
図６Ｂでは、支持体膜開口部２９を縦に長い長方形として形成しているが、これに限るものではなく、横に長い長方形や斜めに延在する長方形とすることもできる。また、完全に全ての下部電極２８の外縁の一部を露出させる必要はなく、孤立する楕円状の開口パターンとして形成しても良い。
【００４７】
次に、図７に示すように、エッチング液を支持体膜開口部２９から侵入させて、第４層間絶縁膜２０をエッチングした。ここで、エッチング液には少なくともフッ酸を含有する溶液を用い、湿式エッチングによりエッチングを行った（以後、このエッチングを「第４層間絶縁膜除去エッチング」と呼ぶ場合がある）。このエッチングにより、ストッパー絶縁膜１９及び下部電極２８の外壁を露出させた。このエッチングの際、下部電極２８の上部に形成された梁２５ａは残存した。この梁２５ａがない場合には、第４層間絶縁膜除去エッチング後に下部電極２８を支持する支持体が消滅してしまい、エッチング後の純水洗浄時に発生する表面張力によって下部電極２８は倒壊してしまう。しかし、本実施例では、梁２５ａを残存させることにより、第４層間絶縁膜除去エッチング後の下部電極２８の倒れを防止することができる。また、この第４層間絶縁膜除去エッチング時には、メモリセル領域５０と周辺回路領域５１の境界に形成されたガードリング２４がエッチング液浸透の壁として機能する。すなわち、メモリセル領域５０中の第４層間絶縁膜２０を除去するためのエッチング液は、ガードリング２４が壁として機能するために、周辺回路領域５１へ浸透することができず、周辺回路領域５１に位置する第４層間絶縁膜２０の側壁をエッチングすることがない。また、ガードリング２４の上面および周辺回路領域５１に位置する第４層間絶縁膜の上面は支持体膜２５で被覆されているので、周辺回路領域５１に位置する第４層間絶縁膜の上面方向からのエッチングも防止することができる。
【００４８】
ガードリング２４は、第１導電膜プラグ材で埋め込まれた構造として形成されている。本実施例では、ガードリング溝２２の開口幅の長さＬｇは約２５０ｎｍであり、この幅がガードリング２４の厚さとなる。このように、厚い導電膜でガードリング２４が形成される。また、ガードリング上に支持体膜が設けられるため、ガードリングの厚さ（ガードリング溝の幅Ｌｇ）が、実質的にガードリングと支持体膜の接触長さとなる。
【００４９】
本実施例では、この接触部分の長さが２５０ｎｍとなる。また、この接触部分の長さは、ガードリング幅を調製することによって、任意の長さに調整することができる。この結果、本実施例では、ガードリング２４と支持体膜２５の接触部分の長さを長くすることができ、第４層間絶縁膜除去エッチング中に、エッチング剤が支持体膜２５とガードリング２４の間の接触部分から染み出して周辺回路領域をエッチングして空洞を作る異常エッチングを効果的に防止できる。
【００５０】
さらに、ガードリング２４は第１導電膜プラグ材で埋め込まれた構造として形成されるため、図１２及び１３のような凹状のガードリングに比べて、エッチング液の浸透防止効果が増大すると共に、その機械的強度が増加する。この結果、第４層間絶縁膜除去エッチング工程中やその後の洗浄工程の際に加わる薬液の水圧や乾燥時の風圧によりガードリングが変形して、破壊することを抑制できる。
【００５１】
本実施例においては、図６Ａ、図６Ｂおよび図７に示されているように、支持体膜２５は、ガードリング２４の上面と、ガードリング２４の外側に位置する周辺回路領域の第４層間絶縁膜２０の上面と、第１周辺コンタクトプラグ２３ａおよび第２周辺コンタクトプラグ２３ｂの上面を覆う構成を有すると共に、メモリセル領域において複数のキャパシタの下部電極を連結する梁２５ａとなる構成を有している。逆にいえば、ガードリング２４の上面と、ガードリング２４の外側に位置する周辺回路領域の第４層間絶縁膜２０の上面と、第１周辺コンタクトプラグ２３ａおよび第２周辺コンタクトプラグ２３ｂの上面を覆う支持体膜と、メモリセル領域において複数のキャパシタの下部電極を連結する梁２５ａとは、同じ支持体膜２５で構成されている。
【００５２】
次に、図８に示すように、メモリセル領域の全面に容量絶縁膜３０を形成した。容量絶縁膜３０の材料には、タンタル酸化膜を用いた。なお、容量絶縁膜３０の材料はこれに限定されるわけではなく、アルミナ、ハフニウム酸化膜、ジルコニウム酸化膜などを用いることもできる。
【００５３】
全面に、上部電極となる第２キャパシタ電極材料３１を成膜した。第２キャパシタ電極材料３１の材料は、窒化チタン膜とタングステン膜の積層膜を用いた。なお、第２キャパシタ電極材料３１はこれに限定されず、ドープトシリコン膜や、窒化チタン膜とドープトシリコン膜の積層膜などを用いることができる。第２キャパシタ電極材料３１の膜厚は、１００ｎｍとして形成した。
【００５４】
第２キャパシタ電極材料３１をリソグラフィー技術、ドライエッチング技術を用いてパターニングして、上部電極３１を形成した。この際、第１周辺コンタクトホール上の領域の第２キャパシタ電極材料３１は除去して、支持体膜２５を露出させた。
【００５５】
全面に第５層間絶縁膜材料を成膜した。第５層間絶縁膜材料としては、プラズマＣＶＤ法を用いて、シリコン酸化膜を６００ｎｍ成膜した。ＣＭＰ法を用いて、第５層間絶縁膜材料３３を研磨して平坦化し、第５層間絶縁膜３３を形成した。第５層間絶縁膜３３の厚さは、支持体膜上で４００ｎｍ、第２キャパシタ電極上で３００ｎｍとなるように形成した。
【００５６】
第５層間絶縁膜３３と支持体膜２５を貫通して、第２周辺コンタクトプラグ２３の上面が露出するように、深さ５００ｎｍの第３周辺コンタクトホールを形成した。第３周辺コンタクトホールのトップ径（最上部の径）は、第２周辺コンタクトプラグ２３と同じ２００ｎｍとして形成した。この第３周辺コンタクトホールは、アスペクト比が２〜３と緩いので、ドライエッチング技術を用いたコンタクトホールの形成は容易であり、高性能で高価なエッチング装置は必要としない。
【００５７】
第３周辺コンタクトホール内に第２導電膜プラグ材を埋め込み、第３周辺コンタクトプラグ３６を形成した。第２導電膜プラグ材としては、窒化チタン材料とタングステン材料の積層膜を用いた。前述したように、第３周辺コンタクトホール３６はアスペクトが緩いので、金属材料の埋設は容易であり、バリアメタルを製造コストが安価なスパッタ法などで形成することが可能である。第３周辺コンタクトプラグ３６と接続する第２配線３５を形成した。
【００５８】
以上の工程を経て、半導体装置が完成した。本実施例の構造では、ガードリングは導電膜材料で埋め込まれた構造を有する。このため、上記のように、第４層間絶縁膜除去エッチング工程において、エッチング剤がガードリングを通り抜けて周辺回路領域の層間絶縁膜をエッチングすることを防止できる。さらに、エッチング工程や洗浄工程において加わる水圧や風圧により、ガードリングの形状が変形して剥離して欠陥が発生することを防止することができる。
【００５９】
本実施例の製造方法では、周辺コンタクトプラグ形成工程において同時にガードリングを形成する方法をとるため、高アスペクト比のコンタクトホールエッチング及び導電膜埋め込みという難しい工程を新たに加えることなく、導電膜で埋め込まれたガードリングを形成することができる。この結果、製造コストの大幅な増大することなく、導電膜で埋め込まれたガードリングを形成することができる。
【符号の説明】
【００６０】
１ 半導体基板
２ 素子分離領域
３ 素子形成領域
４ ゲート絶縁膜
５ ゲート電極膜
６ マスク絶縁膜
７ セルソース／ドレイン領域
８ サイドウォール絶縁膜
９ 第１層間絶縁膜
１０ セルコンタクトプラグ
１１ 第２層間絶縁膜
１２ 周辺ソース／ドレイン領域
１３ ビット線コンタクトプラグ
１４ 第１周辺コンタクトプラグ
１５ ビット線
１６ 第１配線
１７ 第３層間絶縁膜
１８ キャパシタコンタクトプラグ
１９ ストッパー絶縁膜
２０ 第４層間絶縁膜
２１ａ、２１ｂ 第２周辺コンタクトホール
２２ ガードリング溝
２３ａ、２３ｂ 第２周辺コンタクトプラグ
２４ ガードリング
２５ 支持体膜
２６ メモリセルコンタクトホール
２８ 下部電極
２９ 開口部
３０ 容量絶縁膜
３１ 第２キャパシタ電極材料
３３ 第５層間絶縁膜
３５ 第２配線
３６ 第３周辺コンタクトプラグ
ａ キャパシタパッド
ｂ ガードリングパッド
ｃ コンタクトパッド
Ｌｇ ガードリング溝の幅
Ｘ メモリセル領域
Ｙ 周辺回路領域
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から、情報を記憶させるメモリセル領域と、このメモリセル領域への情報の書き込み、読み出し等を制御する周辺回路領域と、を有するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体装置が使用されている。この半導体装置では、機械的、熱的ストレスにより、メモリセル領域にクラックや剥離が発生することを防止する目的で、ガードリングが形成されている。
【０００３】
特許文献１（特開２０００−１９６０３８号公報）には、メモリセル領域を囲む環状の構造体から構成されるガードリングを備えた半導体装置が開示されている（請求項２、図５〜９、段落［００３５］〜［００５１］）。
【０００４】
特許文献２（特開２００４−１１１６２６号公報）には、キャパシタ領域と、周辺領域とを備え、キャパシタ領域と周辺領域との間を遮るように延びるガードリングを備えた半導体装置が開示されている（請求項４、５、図３５、段落［００６４］〜［００６６］）。
【０００５】
図９〜１２は、関連する半導体装置の製造方法を説明する図である。図９に示すように、メモリセル領域においてトランジスタ、コンタクトプラグ、層間絶縁膜４０及び支持体膜２５等を形成した後、層間絶縁膜４０及び支持体膜２５を貫通するコンタクトホール４１と、ガードリング溝４２を同時に形成する。
【０００６】
次に、図１０に示すように、コンタクトホール４１及びガードリング溝４２内から支持体膜２５上までを覆う第１キャパシタ電極材料を成膜する。ＣＭＰ法を用いて、第１キャパシタ電極材料を研磨除去して、メモリセルコンタクトホール２６内に第１キャパシタ電極材料を残存させる。この際、コンタクトホール４１及びガードリング溝４２は、第１キャパシタ電極材料によって完全に埋め込まないことにより、それぞれ凹状のキャパシタの下部電極２８及びガードリング４３を形成する。
【０００７】
次に、図１１に示すように、フォトリソグラフィー技術とドライエッチング技術を用いて、メモリセル領域の層間絶縁膜４０の一部を露出させるように支持体膜２５に開口部２９を形成する。エッチング剤をこの開口部２９から侵入させて層間絶縁膜４０をエッチングすることにより、下部電極２８の外壁を露出させる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−１９６０３８号公報
【特許文献２】特開２００４−１１１６２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、関連する半導体装置の製造方法では、ガードリングを凹状の下部電極と同時に形成するため、ガードリングの形状及び厚さは凹状の下部電極と同じものとなっていた。このため、ガードリングの機械的強度が小さく、図１３に示すように、エッチング工程等において、ガードリングに加わる水圧や風圧により、ガードリングの形状が変形・剥離して欠陥が発生する場合があった。
【００１０】
また、支持体膜２５の成膜厚さの上限値には限界があった。例えば、支持体膜２５としてシリコン窒化膜を用いた場合、下記のような問題点があるため、支持体膜の厚さは１００ｎｍ以下とする必要があった。
（ａ）応力が大きい膜であるためウエハの反りが大きくなり、基板に欠陥を発生させる。
（ｂ）クラックが入りやすい。
（ｃ）エッチングしにくい膜であるため、高アスペクト比のコンタクトホールのエッチング形成が難しくなる。
【００１１】
図１２に示すように、関連する半導体装置の製造方法では、ガードリングと支持体膜の接触長さは支持体膜の膜厚と同程度となる。このため、上記のように支持体膜の厚さの上限値に限界があると、接触長さは該上限値以下に制限されることとなっていた。この結果、ガードリングと支持体膜の接触長さが短くなり、上記エッチング工程中等に、支持体膜とガードリングの接触部分からエッチング液が染み込んで周辺回路領域の層間絶縁膜をエッチングする、異常エッチングが発生する場合があった。
【課題を解決するための手段】
【００１２】
一実施形態は、
キャパシタを有するメモリセル領域と、
前記メモリセル領域を囲むように設けられたガードリングと、
前記ガードリングの外側に設けられ、層間絶縁膜を有する周辺回路領域と、
前記ガードリング上及び前記周辺回路領域の少なくとも一部の層間絶縁膜上に設けられると共に、前記メモリセル領域内のキャパシタに接するように設けられた支持体膜と、
前記周辺回路領域内に設けられたコンタクトプラグと、
を有し、
前記ガードリングとコンタクトプラグは、同一の導電材料から構成される半導体装置に関する。
【００１３】
他の実施形態は、
複数のキャパシタと、
前記複数のキャパシタを囲むように設けられたガードリングと、
前記ガードリング上に設けられると共に、前記複数のキャパシタに接するように設けられた支持体膜と、
前記ガードリングと同一の導電材料から構成されたコンタクトプラグと、
を有する半導体装置に関する。
【００１４】
他の実施形態は、
半導体基板と、前記半導体基板の上方に層間絶縁膜とを有する構造体を準備する工程と、
前記構造体のメモリセル領域を囲むように前記層間絶縁膜内にガードリング溝、及び前記構造体のガードリング溝の外側に位置する周辺回路領域の前記層間絶縁膜内にコンタクトホールを形成する工程と、
前記ガードリング溝及びコンタクトホール内に導電材料を充填することにより、それぞれガードリング及びコンタクトプラグを形成する工程と、
前記ガードリング、並びに前記メモリセル領域及び周辺回路領域の前記層間絶縁膜上に支持体膜を形成する工程と、
前記メモリセル領域の前記層間絶縁膜及び支持体膜内に下部電極を形成する工程と、
前記メモリセル領域の前記支持体膜内に開口を設ける工程と、
前記支持体膜をマスクに用いたエッチングにより、前記メモリセル領域内の層間絶縁膜を除去する工程と、
前記下部電極上に順に、容量絶縁膜、上部電極を形成することによりキャパシタを得る工程と、
を有する半導体装置の製造方法に関する。
【００１５】
他の実施形態は、
半導体基板と、前記半導体基板の上方に層間絶縁膜とを有する構造体を準備する工程と、
前記構造体のメモリセル領域を囲むように前記層間絶縁膜内にガードリング、及び前記構造体のガードリングの外側に位置する周辺回路領域の前記層間絶縁膜内にコンタクトプラグを形成する工程と、
前記ガードリング、並びに前記メモリセル領域及び周辺回路領域の前記層間絶縁膜上に支持体膜を形成する工程と、
前記メモリセル領域の層間絶縁膜及び支持体膜内に下部電極を形成する工程と、
前記メモリセル領域の前記支持体膜内に開口を設ける工程と、
前記支持体膜をマスクに用いたエッチングにより、前記メモリセル領域内の層間絶縁膜を除去する工程と、
前記下部電極上に順に、容量絶縁膜、上部電極を形成することによりキャパシタを得る工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【００１６】
層間絶縁膜を除去するエッチング中に、エッチング液が支持体膜とガードリングの間の接触部分から染み出してエッチングを行う異常エッチングを効果的に防止できる。
【００１７】
ガードリングの機械的強度を大きくすることにより、エッチング工程において加わる水圧や風圧によりガードリングの形状が変形して剥離し、欠陥が発生することを防止できる。
【００１８】
コンタクトプラグとガードリングを同時に形成するため、工程数を減らすことができる。この結果、製造コストを低減することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図２Ａ】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図２Ｂ】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図３Ａ】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図３Ｂ】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図４Ａ】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図４Ｂ】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図５】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図６Ａ】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図６Ｂ】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図７】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図８】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図９】関連する半導体装置の製造方法の一例の一工程を表す図である。
【図１０】関連する半導体装置の製造方法の一例の一工程を表す図である。
【図１１】関連する半導体装置の製造方法の一例の一工程を表す図である。
【図１２】関連する半導体装置の製造方法の一例の一工程を表す図である。
【図１３】関連する半導体装置の製造方法の一例の一工程を表す図である。
【発明を実施するための形態】
【００２０】
以下では、実施例を用いて、本発明の具体的な態様を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。
【００２１】
まず、図１に示すように、半導体基板１に素子分離領域２と素子形成領域３を形成した。本実施例では、半導体基板１にはシリコン基板を用いた。半導体基板１はこれに限定されるわけではなく、ゲルマニウム材料、シリコンゲルマニウム材料等から成る基板や、ＳＯＩ基板等を用いることができる。
【００２２】
半導体基板１の素子形成領域３には、以下のように、メモリセル領域Ｘと、メモリセル領域Ｘの周りに形成される周辺回路領域Ｙを形成した。メモリセル領域Ｘと周辺回路領域Ｙの境界には後で説明するガードリング形成領域が位置している。メモリセル領域Ｘ及び周辺回路領域Ｙでは、半導体基板１に、ゲート絶縁膜４、ゲート電極膜５、マスク絶縁膜６を順次、形成した。この後、これらの膜のパターニングを行い、上部にマスク絶縁膜６を有するゲート電極５を形成した。このゲート電極５は、メモリセル領域のワード線となる。
【００２３】
イオン注入を行うことにより、ゲート電極５に対して、自己整合的にセルソース／ドレイン領域７及び周辺ソース／ドレイン領域１２を形成した。この後、ゲート電極５の側壁に、サイドウォール絶縁膜８を形成した。
【００２４】
半導体基板上の全面に第１層間絶縁膜９を形成した。第１層間絶縁膜９を貫通して、セルソース／ドレイン領域７を露出させるようにコンタクトホールを開孔した。この後、コンタクトホール内に導電材料を充填することによって、セルソース／ドレイン領域７に接続するセルコンタクトプラグ１０を形成した。導電材料としては、リンドープトシリコン膜を用いた。なお、導電材料には、チタン膜、窒化チタン膜、タングステン膜などの高融点金属から成るプラグを用いても良い。
【００２５】
第１層間絶縁膜９上の全面に、第２層間絶縁膜１１を形成した。次に、第２層間絶縁膜１１を貫通してセルコンタクトプラグ１０の一部を露出させると共に、第１層間絶縁膜９と第２層間絶縁膜１１を貫通して周辺ソース／ドレイン領域１２が露出するようにコンタクトホールを開孔した。
【００２６】
セルコンタクトプラグ１０の一部を露出させるように設けたコンタクトホール内に導電材料を充填することにより、セルコンタクトプラグ１０と接続するビット線コンタクトプラグ１３を形成した。また、これと同時に、周辺ソース／ドレイン領域１２を露出させるように設けたコンタクトホール内に導電材料を充填することにより、周辺ソース／ドレイン領域１２と接続する第１周辺コンタクトプラグ１４を形成した。
【００２７】
次に、ビット線コンタクトプラグ１３に接続するビット線１５と、第１周辺コンタクトプラグ１４に接続する第１配線１６をパターニング形成した。この際、ビット線１５及び第１配線１６の膜厚は１００ｎｍで形成した。
【００２８】
ビット線１５上に第３層間絶縁膜材料を成膜した。この材料は、プラズマ酸化膜であり、その膜厚は５００ｎｍとした。この第３層間絶縁膜材料をＣＭＰ法で研磨し、ビット線１５上で２００ｎｍ、第２層間絶縁膜１１上で３００ｎｍの膜厚を有する第３層間絶縁膜１７を形成した。
【００２９】
次に、第２層間絶縁膜１１及び第３層間絶縁膜１７を貫通して、セルコンタクトプラグ１０を露出させるようにコンタクトホールを開孔した後、コンタクトホール内に導電材料を充填することによって、キャパシタコンタクトプラグ１８を形成した。
【００３０】
次に、全面に導電材料を形成した後、リソグラフィー技術とドライエッチング法により、キャパシタコンタクトプラグ１８に接続するキャパシタパッドａを形成した。キャパシタパッドａの形成と同時にガードリング溝形成領域にガードリングパッドｂ、周辺回路領域にコンタクトパッドｃを形成した。これらのパッドａ、ｂ、ｃの膜厚は１００ｎｍとした。
【００３１】
パッドａ、ｂ、ｃの材料には、タングステン膜を用いた。なお、パッドａ、ｂ、ｃの材料は窒化チタン膜に限定されず、リンや砒素などの不純物を導入したドープトシリコン膜や、窒化チタン膜あるいは窒化チタン膜とタングステン膜の積層膜などの高融点金属膜を用いることができる。
【００３２】
次に、パッドａ、ｂ、ｃの表面を含む全面に、ストッパー絶縁膜１９を形成した。ストッパー絶縁膜１９の材料としては、シリコン窒化膜を用いた。なお、ストッパー絶縁膜１９の材料はシリコン窒化膜に限定されず、後述する図６の第４層間絶縁膜を除去するエッチング工程においてエッチング速度が第４層間絶縁膜よりも遅い膜であれば用いることができる。ストッパー絶縁膜１９の膜厚は１００ｎｍとした。
【００３３】
次に、ストッパー絶縁膜１９上の全面に、第４層間絶縁膜２０を形成した。第４層間絶縁膜２０の材料には、ＢＰＳＧ膜を用いた。なお、第４層間絶縁膜２０の材料はＢＰＳＧ膜に限定されず、ＳＯＧ膜、プラズマ酸化膜などのシリコン酸化膜を用いてもよい。また、こららの材料を積層した積層膜としても良い。第４層間絶縁膜２０の膜厚は、２０００ｎｍとして形成した。
【００３４】
次に、図２Ａの断面図に示すように、フォトリソグラフィー技術とドライエッチング技術を用いて、第４層間絶縁膜２０とストッパー絶縁膜１９を貫通してガードリングパッドｂが露出するようにガードリング溝２２を形成した。また、これと同時に、第４層間絶縁膜２０とストッパー絶縁膜１９を貫通してコンタクトパッドｃを露出させる第２周辺コンタクトホール、及び第４層間絶縁膜２０とストッパー絶縁膜１９と第３層間絶縁膜１７を貫通し第１配線１６の一部を貫通して第１配線１６を露出させる第２周辺コンタクトホールを形成した。以下、キャパシタパッドｃを露出させるものを第２周辺コンタクトホール２１ｂ、第１配線を露出させるものを第１周辺コンタクトホール２１ａと呼ぶこととする。第１周辺コンタンクトホール２１ａおよび第２周辺コンタクトホール２１ｂのトップ径Ｄ２（最上部の径）は２００ｎｍ、ガードリング溝の幅Ｄ１は２５０ｎｍとして形成した。
【００３５】
ここで、マスク設計上では、第１および第２周辺コンタクトホール２１ａ，２１ｂの直径Ｄ２とガードリング溝幅Ｄ１は共に２００ｎｍとして設計した。しかし、溝状パターンを有するガードリング溝２２は、ホール状のパターンを有する第１および第２周辺コンタクトホール部に比べて露光解像度が高くなる。このため、フォトリソグラフィー技術を用いたパターン形成では、ガードリング溝幅Ｄ１は各々の周辺コンタクトホール径Ｄ２よりも大きく形成された。
【００３６】
第１周辺コンタクトホール２１ａの深さは２３００ｎｍあり、そのアスペクト比は約１２と高アスペクト比を有した。
【００３７】
図２Ｂは、メモリセル領域５０と周辺回路領域５１の位置関係を示す平面図である。図１および図２Ａは、図２Ｂに示した２Ｂ−２Ｂ‘線の断面図に相当している。図１のＸ領域は図２Ｂにおけるメモリセル領域５０の一部に相当し、図１のＹ領域は図２Ｂにおける周辺回路領域５１の一部に相当している。図２Ｂにおいて、幅Ｄ１を有するガードリング溝２２は、メモリセル領域５０を囲む環状の形状を有している。図２Ｂでは、ガードリング溝２２の４つのコーナーが湾曲しているが、実質的に四角形である。また、ガードリング溝２２で囲まれていない、ガードリング溝２２の外側の領域は、周辺回路領域５１を構成する。Ｄ２の直径を有する第１および第２周辺コンタクトホール２１ａ，２１ｂは、ガードリング溝２２に隣接して周辺回路領域に配置されている。環状形状を有するガードリング溝２２の下には、図１に示したガードリングパッド２１ｂがガードリング溝２２と同じ環状形状で形成されている。なお、図２Ｂでは、一例として、第１および第２周辺コンタクトホール２１ａ，２１ｂがガードリング溝２２の右側に位置された状態を示しているが、右側以外の位置に配置される場合もあり得る。
【００３８】
ここで、図２Ａは断面図、図２Ｂは図２Ａの断面に相当する部分を含む平面図を示しているが、この関係は図３以降も同じである。
【００３９】
次に、図３Ａ及び図３Ｂに示すように、ガードリング溝２２、第１および第２周辺コンタクトホール２１ａ，２１ｂを、第１導電膜プラグ材で埋め込んだ。第１導電膜プラグ材としては、窒化チタン膜とタングステン膜の積層膜を用いた。まず、ガードリング溝２２、第１および第２周辺コンタクトホール２１ａ，２１ｂが埋まらないように膜厚１０ｎｍの窒化チタンを全面に形成した後、上記の溝やホールを埋め込むように膜厚１９０ｎｍのタングステン膜を形成した。前述のように、ガードリング溝の幅Ｄ１は２５０ｎｍ、第１および第２周辺コンタクトホール２１ｂのトップ径Ｄ２は２００ｎｍとなっているので、これらの溝やホールは厚さ１０ｎｍの窒化チタン膜と厚さ１９０ｎｍのタングステン膜で完全に埋め込まれる。
【００４０】
次に、第４層間絶縁膜２０上に形成された第１導電膜プラグ材をＣＭＰ法により研磨除去し、第１導電膜プラグ材から成る第１周辺コンタクトプラグ２３ａ、第２周辺コンタクトプラグ２３ｂ、ガードリング２４を形成した。なお、この工程では、ＣＭＰ法の代わりに、ドライエッチング技術を用いたエッチバックを行っても良い。上記の工程により、メモリセル領域５０を囲むように、環状形状を有するガードリング２４を形成した。ガードリング２４の幅は、ガードリング溝の幅で規定されるが、１００〜３００ｎｍの範囲とすることが好ましい。ガードリング溝の幅が１００ｎｍ未満では、同時に形成する周辺コンタクトホールのアスペクト比が大きくなり、加工が困難となって非開口の問題が発生する場合がある。また、ガードリング溝の幅が３００ｎｍより大きくなるとガードリング材料の埋設が困難になると共に半導体チップ面積縮小の弊害となる場合がある。
【００４１】
次に、図４Ａ及びＢに示すように、メモリセル領域５０内にキャパシタホール２６を形成した。
まず、第４層間絶縁膜２０、ガードリング２４、第２周辺コンタクトプラグ２３ａ、２３ｂ上を覆うように、全面に支持体膜２５を形成した。支持体膜２５には、膜厚１００ｎｍのシリコン窒化膜を用いた。このシリコン窒化膜は、種々の方法で形成することが可能であるが、形成された膜のエッチング速度を抑制できる観点から、ジクロロシランとアンモニアを原料ガスとする低圧ＣＶＤ法、あるいはモノシランとアンモニアを原料ガスとするＨＤＰ−ＣＶＤ（高密度プラズマＣＶＤ）法で形成することが望ましい。なお、各々の成膜法においては、他のシリコン原料および窒素原料を用いることもできる。なお、支持体膜２５の材料はこれに限定されず、後述する図６の工程において第４層間絶縁膜２０の除去の際のエッチング速度が第４層間絶縁膜２０よりも遅い材料であれば、何れの材料も用いることができる。支持体膜２５の膜厚は１００ｎｍとして形成した。
【００４２】
次に、リソグラフィー技術を用いて、図４Ｂに示すように、メモリセル領域５０内に規則的に配置されたフォトレジストからなる複数のホールパターンを支持体膜２５上に形成した（図には示していない）。次に、フォトレジストをマスクとして異方性ドライエッチングを施し、支持体膜２５、第４層間絶縁膜２０、及びストッパー絶縁膜１９を貫通し、その底部にキャパシタパッドａが露出するキャパシタホール２６を形成した。キャパシタホール２６のトップ径（最上部の径）は１５０ｎｍとした。キャパシタホール２６の深さは約２０００ｎｍであり、アスペクト比は約１３と、高アスペクト比のキャパシタホールを形成した。なお、この異方性ドライエッチングでは、マスクとしてフォトレジストを用いているが、フォトレジストの下層にハードマスクとして非晶質シリコン膜やシリコン膜を形成し、フォトレジストのマスクパターンをドライエッチングによりハードマスクに一旦、転写した後、そのハードマスクを用いて支持体膜２５、第４層間絶縁膜２０、及びストッパー絶縁膜１９を異方性ドライエッチングする方法を用いることもできる。この方法を用いることにより高精度のキャパシタホール２６を形成することができる。
【００４３】
次に、フォトレジストを除去した後、キャパシタホール２６内面から支持体膜２５上面までを覆う第１キャパシタ電極材料を成膜した。第１キャパシタ電極材料の膜厚は３０ｎｍとし、その膜厚はキャパシタホール２６内を完全に埋め込まないようにした。第１キャパシタ電極材料の材料には、窒化チタン膜を用いた。なお、第１キャパシタ電極材料の材料はこれに限定されるわけではなく、リンや砒素などの不純物を導入したドープトシリコン膜や、タングステンやルテニウムなどの高融点金属膜を用いることができる。
【００４４】
次に、ＣＭＰ法を用いて、第１キャパシタ電極材料を研磨除去して、支持体膜２５の上面を露出させると共に、キャパシタホール２６の内面に沿うように第１キャパシタ電極材料を残存させた。これにより、断面が凹状のキャパシタの下部電極２８が形成された。なお、下部電極２８の形成方法は、ＣＭＰ法に限定されず、ドライエッチング技術を用いて形成することもできる。図５はこの状態を表す図である。
【００４５】
次に、図６Ａ及びＢに示すように、リソグラフィー技術とドライエッチング技術を用いて、メモリセル領域５０内の第４層間絶縁膜２０の一部を露出させるように支持体膜２５に開口部２９を形成した（以後、この開口部２９を「支持体膜開口部」と呼ぶ場合がある）。この支持体膜開口部２９は、後述する図７の工程において、第４層間絶縁膜２０をエッチングするエッチング剤を侵入させるための侵入口となる。支持体膜開口部２９は、平面で見て、個々の下部電極の外縁のうちおよそ半分が取り除かれるように形成される。下部電極２８の外縁のうち約半分の部分は、残存する支持体膜２５に接続されている。この残存する支持体膜２５は、下部電極２８の倒れを抑制させる働きを持つ梁２５ａとなる。梁２５ａは、個々の下部電極２８を相互に連結し、メモリセル領域５０の外側、すなわち周辺回路領域５１に位置する支持体膜２５に接続されている。全ての下部電極２８はいずれかの梁２５ａに接続されている。また、全ての梁２５ａは、メモリセル領域の外側に位置する広い領域の支持体膜２５に接続されているので、機械的強度を維持することができ、したがって、梁２５ａに接続されている下部電極２８の機械的強度を維持することができる。
【００４６】
図６Ｂでは、支持体膜開口部２９を縦に長い長方形として形成しているが、これに限るものではなく、横に長い長方形や斜めに延在する長方形とすることもできる。また、完全に全ての下部電極２８の外縁の一部を露出させる必要はなく、孤立する楕円状の開口パターンとして形成しても良い。
【００４７】
次に、図７に示すように、エッチング液を支持体膜開口部２９から侵入させて、第４層間絶縁膜２０をエッチングした。ここで、エッチング液には少なくともフッ酸を含有する溶液を用い、湿式エッチングによりエッチングを行った（以後、このエッチングを「第４層間絶縁膜除去エッチング」と呼ぶ場合がある）。このエッチングにより、ストッパー絶縁膜１９及び下部電極２８の外壁を露出させた。このエッチングの際、下部電極２８の上部に形成された梁２５ａは残存した。この梁２５ａがない場合には、第４層間絶縁膜除去エッチング後に下部電極２８を支持する支持体が消滅してしまい、エッチング後の純水洗浄時に発生する表面張力によって下部電極２８は倒壊してしまう。しかし、本実施例では、梁２５ａを残存させることにより、第４層間絶縁膜除去エッチング後の下部電極２８の倒れを防止することができる。また、この第４層間絶縁膜除去エッチング時には、メモリセル領域５０と周辺回路領域５１の境界に形成されたガードリング２４がエッチング液浸透の壁として機能する。すなわち、メモリセル領域５０中の第４層間絶縁膜２０を除去するためのエッチング液は、ガードリング２４が壁として機能するために、周辺回路領域５１へ浸透することができず、周辺回路領域５１に位置する第４層間絶縁膜２０の側壁をエッチングすることがない。また、ガードリング２４の上面および周辺回路領域５１に位置する第４層間絶縁膜の上面は支持体膜２５で被覆されているので、周辺回路領域５１に位置する第４層間絶縁膜の上面方向からのエッチングも防止することができる。
【００４８】
ガードリング２４は、第１導電膜プラグ材で埋め込まれた構造として形成されている。本実施例では、ガードリング溝２２の開口幅の長さＬｇは約２５０ｎｍであり、この幅がガードリング２４の厚さとなる。このように、厚い導電膜でガードリング２４が形成される。また、ガードリング上に支持体膜が設けられるため、ガードリングの厚さ（ガードリング溝の幅Ｌｇ）が、実質的にガードリングと支持体膜の接触長さとなる。
【００４９】
本実施例では、この接触部分の長さが２５０ｎｍとなる。また、この接触部分の長さは、ガードリング幅を調製することによって、任意の長さに調整することができる。この結果、本実施例では、ガードリング２４と支持体膜２５の接触部分の長さを長くすることができ、第４層間絶縁膜除去エッチング中に、エッチング剤が支持体膜２５とガードリング２４の間の接触部分から染み出して周辺回路領域をエッチングして空洞を作る異常エッチングを効果的に防止できる。
【００５０】
さらに、ガードリング２４は第１導電膜プラグ材で埋め込まれた構造として形成されるため、図１２及び１３のような凹状のガードリングに比べて、エッチング液の浸透防止効果が増大すると共に、その機械的強度が増加する。この結果、第４層間絶縁膜除去エッチング工程中やその後の洗浄工程の際に加わる薬液の水圧や乾燥時の風圧によりガードリングが変形して、破壊することを抑制できる。
【００５１】
本実施例においては、図６Ａ、図６Ｂおよび図７に示されているように、支持体膜２５は、ガードリング２４の上面と、ガードリング２４の外側に位置する周辺回路領域の第４層間絶縁膜２０の上面と、第１周辺コンタクトプラグ２３ａおよび第２周辺コンタクトプラグ２３ｂの上面を覆う構成を有すると共に、メモリセル領域において複数のキャパシタの下部電極を連結する梁２５ａとなる構成を有している。逆にいえば、ガードリング２４の上面と、ガードリング２４の外側に位置する周辺回路領域の第４層間絶縁膜２０の上面と、第１周辺コンタクトプラグ２３ａおよび第２周辺コンタクトプラグ２３ｂの上面を覆う支持体膜と、メモリセル領域において複数のキャパシタの下部電極を連結する梁２５ａとは、同じ支持体膜２５で構成されている。
【００５２】
次に、図８に示すように、メモリセル領域の全面に容量絶縁膜３０を形成した。容量絶縁膜３０の材料には、タンタル酸化膜を用いた。なお、容量絶縁膜３０の材料はこれに限定されるわけではなく、アルミナ、ハフニウム酸化膜、ジルコニウム酸化膜などを用いることもできる。
【００５３】
全面に、上部電極となる第２キャパシタ電極材料３１を成膜した。第２キャパシタ電極材料３１の材料は、窒化チタン膜とタングステン膜の積層膜を用いた。なお、第２キャパシタ電極材料３１はこれに限定されず、ドープトシリコン膜や、窒化チタン膜とドープトシリコン膜の積層膜などを用いることができる。第２キャパシタ電極材料３１の膜厚は、１００ｎｍとして形成した。
【００５４】
第２キャパシタ電極材料３１をリソグラフィー技術、ドライエッチング技術を用いてパターニングして、上部電極３１を形成した。この際、第１周辺コンタクトホール上の領域の第２キャパシタ電極材料３１は除去して、支持体膜２５を露出させた。
【００５５】
全面に第５層間絶縁膜材料を成膜した。第５層間絶縁膜材料としては、プラズマＣＶＤ法を用いて、シリコン酸化膜を６００ｎｍ成膜した。ＣＭＰ法を用いて、第５層間絶縁膜材料３３を研磨して平坦化し、第５層間絶縁膜３３を形成した。第５層間絶縁膜３３の厚さは、支持体膜上で４００ｎｍ、第２キャパシタ電極上で３００ｎｍとなるように形成した。
【００５６】
第５層間絶縁膜３３と支持体膜２５を貫通して、第２周辺コンタクトプラグ２３の上面が露出するように、深さ５００ｎｍの第３周辺コンタクトホールを形成した。第３周辺コンタクトホールのトップ径（最上部の径）は、第２周辺コンタクトプラグ２３と同じ２００ｎｍとして形成した。この第３周辺コンタクトホールは、アスペクト比が２〜３と緩いので、ドライエッチング技術を用いたコンタクトホールの形成は容易であり、高性能で高価なエッチング装置は必要としない。
【００５７】
第３周辺コンタクトホール内に第２導電膜プラグ材を埋め込み、第３周辺コンタクトプラグ３６を形成した。第２導電膜プラグ材としては、窒化チタン材料とタングステン材料の積層膜を用いた。前述したように、第３周辺コンタクトホール３６はアスペクトが緩いので、金属材料の埋設は容易であり、バリアメタルを製造コストが安価なスパッタ法などで形成することが可能である。第３周辺コンタクトプラグ３６と接続する第２配線３５を形成した。
【００５８】
以上の工程を経て、半導体装置が完成した。本実施例の構造では、ガードリングは導電膜材料で埋め込まれた構造を有する。このため、上記のように、第４層間絶縁膜除去エッチング工程において、エッチング剤がガードリングを通り抜けて周辺回路領域の層間絶縁膜をエッチングすることを防止できる。さらに、エッチング工程や洗浄工程において加わる水圧や風圧により、ガードリングの形状が変形して剥離して欠陥が発生することを防止することができる。
【００５９】
本実施例の製造方法では、周辺コンタクトプラグ形成工程において同時にガードリングを形成する方法をとるため、高アスペクト比のコンタクトホールエッチング及び導電膜埋め込みという難しい工程を新たに加えることなく、導電膜で埋め込まれたガードリングを形成することができる。この結果、製造コストの大幅な増大することなく、導電膜で埋め込まれたガードリングを形成することができる。
【符号の説明】
【００６０】
１ 半導体基板
２ 素子分離領域
３ 素子形成領域
４ ゲート絶縁膜
５ ゲート電極膜
６ マスク絶縁膜
７ セルソース／ドレイン領域
８ サイドウォール絶縁膜
９ 第１層間絶縁膜
１０ セルコンタクトプラグ
１１ 第２層間絶縁膜
１２ 周辺ソース／ドレイン領域
１３ ビット線コンタクトプラグ
１４ 第１周辺コンタクトプラグ
１５ ビット線
１６ 第１配線
１７ 第３層間絶縁膜
１８ キャパシタコンタクトプラグ
１９ ストッパー絶縁膜
２０ 第４層間絶縁膜
２１ａ、２１ｂ 第２周辺コンタクトホール
２２ ガードリング溝
２３ａ、２３ｂ 第２周辺コンタクトプラグ
２４ ガードリング
２５ 支持体膜
２６ メモリセルコンタクトホール
２８ 下部電極
２９ 開口部
３０ 容量絶縁膜
３１ 第２キャパシタ電極材料
３３ 第５層間絶縁膜
３５ 第２配線
３６ 第３周辺コンタクトプラグ
ａ キャパシタパッド
ｂ ガードリングパッド
ｃ コンタクトパッド
Ｌｇ ガードリング溝の幅
Ｘ メモリセル領域
Ｙ 周辺回路領域
【特許請求の範囲】
【請求項１】
キャパシタを有するメモリセル領域と、
前記メモリセル領域を囲むように設けられたガードリングと、
前記ガードリングの外側に設けられ、層間絶縁膜を有する周辺回路領域と、
前記ガードリング上及び前記周辺回路領域の少なくとも一部の層間絶縁膜上に設けられると共に、前記メモリセル領域内のキャパシタに接するように設けられた支持体膜と、
前記周辺回路領域内に設けられたコンタクトプラグと、
を有し、
前記ガードリングとコンタクトプラグは、同一の導電材料から構成される半導体装置。
【請求項２】
複数のキャパシタと、
前記複数のキャパシタを囲むように設けられたガードリングと、
前記ガードリング上に設けられると共に、前記複数のキャパシタに接するように設けられた支持体膜と、
前記ガードリングと同一の導電材料から構成されたコンタクトプラグと、
を有する半導体装置。
【請求項３】
前記メモリセル領域は、
トランジスタと、
前記トランジスタのソース／ドレイン領域の一方に接続されたビット線と、
を有し、
前記キャパシタは凹状の下部電極と、容量絶縁膜と、上部電極と、をこの順に有すると共に、前記トランジスタのソース／ドレイン領域の他方に接続され、
前記半導体装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）である、請求項１に記載の半導体装置。
【請求項４】
前記ガードリングの幅は、１００〜３００ｎｍである請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記導電材料は、窒化チタンとタングステンの積層膜である請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
半導体基板と、前記半導体基板の上方に層間絶縁膜とを有する構造体を準備する工程と、
前記構造体のメモリセル領域を囲むように前記層間絶縁膜内にガードリング溝、及び前記構造体のガードリング溝の外側に位置する周辺回路領域の前記層間絶縁膜内にコンタクトホールを形成する工程と、
前記ガードリング溝及びコンタクトホール内に導電材料を充填することにより、それぞれガードリング及びコンタクトプラグを形成する工程と、
前記ガードリング、並びに前記メモリセル領域及び周辺回路領域の前記層間絶縁膜上に支持体膜を形成する工程と、
前記メモリセル領域の前記層間絶縁膜及び支持体膜内に下部電極を形成する工程と、
前記メモリセル領域の前記支持体膜内に開口を設ける工程と、
前記支持体膜をマスクに用いたエッチングにより、前記メモリセル領域内の層間絶縁膜を除去する工程と、
前記下部電極上に順に、容量絶縁膜、上部電極を形成することによりキャパシタを得る工程と、
を有する半導体装置の製造方法。
【請求項７】
半導体基板と、前記半導体基板の上方に層間絶縁膜とを有する構造体を準備する工程と、
前記構造体のメモリセル領域を囲むように前記層間絶縁膜内にガードリング、及び前記構造体のガードリングの外側に位置する周辺回路領域の前記層間絶縁膜内にコンタクトプラグを形成する工程と、
前記ガードリング、並びに前記メモリセル領域及び周辺回路領域の前記層間絶縁膜上に支持体膜を形成する工程と、
前記メモリセル領域の層間絶縁膜及び支持体膜内に下部電極を形成する工程と、
前記メモリセル領域の前記支持体膜内に開口を設ける工程と、
前記支持体膜をマスクに用いたエッチングにより、前記メモリセル領域内の層間絶縁膜を除去する工程と、
前記下部電極上に順に、容量絶縁膜、上部電極を形成することによりキャパシタを得る工程と、
を有する半導体装置の製造方法。
【請求項８】
前記ガードリングの幅は、１００〜３００ｎｍである請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記ガードリング及びコンタクトプラグを形成する工程において、
窒化チタンとタングステンの積層膜を有するガードリング及びコンタクトプラグを形成する請求項６〜８の何れか１項に記載の半導体装置の製造方法。
【請求項１】
キャパシタを有するメモリセル領域と、
前記メモリセル領域を囲むように設けられたガードリングと、
前記ガードリングの外側に設けられ、層間絶縁膜を有する周辺回路領域と、
前記ガードリング上及び前記周辺回路領域の少なくとも一部の層間絶縁膜上に設けられると共に、前記メモリセル領域内のキャパシタに接するように設けられた支持体膜と、
前記周辺回路領域内に設けられたコンタクトプラグと、
を有し、
前記ガードリングとコンタクトプラグは、同一の導電材料から構成される半導体装置。
【請求項２】
複数のキャパシタと、
前記複数のキャパシタを囲むように設けられたガードリングと、
前記ガードリング上に設けられると共に、前記複数のキャパシタに接するように設けられた支持体膜と、
前記ガードリングと同一の導電材料から構成されたコンタクトプラグと、
を有する半導体装置。
【請求項３】
前記メモリセル領域は、
トランジスタと、
前記トランジスタのソース／ドレイン領域の一方に接続されたビット線と、
を有し、
前記キャパシタは凹状の下部電極と、容量絶縁膜と、上部電極と、をこの順に有すると共に、前記トランジスタのソース／ドレイン領域の他方に接続され、
前記半導体装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）である、請求項１に記載の半導体装置。
【請求項４】
前記ガードリングの幅は、１００〜３００ｎｍである請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記導電材料は、窒化チタンとタングステンの積層膜である請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
半導体基板と、前記半導体基板の上方に層間絶縁膜とを有する構造体を準備する工程と、
前記構造体のメモリセル領域を囲むように前記層間絶縁膜内にガードリング溝、及び前記構造体のガードリング溝の外側に位置する周辺回路領域の前記層間絶縁膜内にコンタクトホールを形成する工程と、
前記ガードリング溝及びコンタクトホール内に導電材料を充填することにより、それぞれガードリング及びコンタクトプラグを形成する工程と、
前記ガードリング、並びに前記メモリセル領域及び周辺回路領域の前記層間絶縁膜上に支持体膜を形成する工程と、
前記メモリセル領域の前記層間絶縁膜及び支持体膜内に下部電極を形成する工程と、
前記メモリセル領域の前記支持体膜内に開口を設ける工程と、
前記支持体膜をマスクに用いたエッチングにより、前記メモリセル領域内の層間絶縁膜を除去する工程と、
前記下部電極上に順に、容量絶縁膜、上部電極を形成することによりキャパシタを得る工程と、
を有する半導体装置の製造方法。
【請求項７】
半導体基板と、前記半導体基板の上方に層間絶縁膜とを有する構造体を準備する工程と、
前記構造体のメモリセル領域を囲むように前記層間絶縁膜内にガードリング、及び前記構造体のガードリングの外側に位置する周辺回路領域の前記層間絶縁膜内にコンタクトプラグを形成する工程と、
前記ガードリング、並びに前記メモリセル領域及び周辺回路領域の前記層間絶縁膜上に支持体膜を形成する工程と、
前記メモリセル領域の層間絶縁膜及び支持体膜内に下部電極を形成する工程と、
前記メモリセル領域の前記支持体膜内に開口を設ける工程と、
前記支持体膜をマスクに用いたエッチングにより、前記メモリセル領域内の層間絶縁膜を除去する工程と、
前記下部電極上に順に、容量絶縁膜、上部電極を形成することによりキャパシタを得る工程と、
を有する半導体装置の製造方法。
【請求項８】
前記ガードリングの幅は、１００〜３００ｎｍである請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記ガードリング及びコンタクトプラグを形成する工程において、
窒化チタンとタングステンの積層膜を有するガードリング及びコンタクトプラグを形成する請求項６〜８の何れか１項に記載の半導体装置の製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１１−１４２２１４（Ｐ２０１１−１４２２１４Ａ）
【公開日】平成２３年７月２１日（２０１１．７．２１）
【国際特許分類】
【出願番号】特願２０１０−２０７６（Ｐ２０１０−２０７６）
【出願日】平成２２年１月７日（２０１０．１．７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年７月２１日（２０１１．７．２１）
【国際特許分類】
【出願日】平成２２年１月７日（２０１０．１．７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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